KR20060131511A - 비대칭 비트 라인들을 갖는 반도체 장치 및 이를 제조하는방법 - Google Patents

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KR20060131511A
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Abstract

비대칭 비트 라인들을 갖는 반도체 장치 및 이를 제조하는 방법에서, 다수의 액티브 영역들은 소자 분리막에 의해 서로 격리되며 제1 방향으로 연장한다. 다수의 워드 라인들은 액티브 영역들의 중앙 부위들과 양측 단부들에 각각 형성된 제1 불순물 영역들과 제2 불순물 영역들 사이에서 상기 제1 방향과 다른 제2 방향으로 연장한다. 비대칭 비트 라인들은 상기 제1 불순물 영역들과 연결되어 상기 제2 방향에 대하여 수직하는 제3 방향으로 연장하며, 상기 제3 방향을 따라 일직선으로 연장하는 제1 측면과 다수의 돌출부들을 갖는 제2 측면을 각각 갖는다. 따라서, 후속하여 형성되는 스토리지 노드 전극들과 스토리지 노드 콘택 플러그들 사이의 얼라인 마진을 확보할 수 있다.

Description

비대칭 비트 라인들을 갖는 반도체 장치 및 이를 제조하는 방법{Semiconductor device having asymmetric bit lines and method of manufacturing the same}
도 1 내지 도 4는 종래 기술에 따른 반도체 장치의 레이아웃을 설명하기 위한 도면들이다.
도 5는 반도체 기판에 정의된 액티브 영역들을 설명하기 위한 평면도이다.
도 6은 액티브 영역들의 연장 방향을 따라 절개된 단면도이다.
도 7은 반도체 기판 상에 형성된 워드 라인 구조물들을 설명하기 위한 평면도이다.
도 8은 도 7에 도시된 워드 라인 구조물들을 설명하기 위하여 액티브 영역들의 연장 방향을 따라 절개된 단면도이다.
도 9는 액티브 영역들의 불순물 영역들 상에 형성된 제1 및 제2 콘택 패드들을 설명하기 위한 평면도이다.
도 10은 도 9에 도시된 제1 및 제2 콘택 패드들을 설명하기 위하여 액티브 영역들의 연장 방향을 따라 절개된 단면도이다.
도 11은 비트 라인 구조물들을 설명하기 위한 평면도이다.
도 12는 도 11에 도시된 비트 라인 구조물들을 설명하기 위하여 액티브 영역 들의 연장 방향을 따라 절개된 단면도이다.
도 13은 도 11에 도시된 비트 라인 구조물들을 설명하기 위하여 워드 라인들의 연장 방향을 따라 절개된 단면도이다.
도 14는 스토리지 노드 콘택 플러그들을 설명하기 위한 평면도이다.
도 15는 도 14에 도시된 스토리지 노드 콘택 플러그들을 설명하기 위하여 워드 라인들의 연장 방향을 따라 절개된 단면도이다.
도 16은 개구들을 갖는 몰드막을 설명하기 위한 평면도이다.
도 17은 도 16에 도시된 개구들을 갖는 몰드막을 설명하기 위하여 워드 라인들의 연장 방향을 따라 절개된 단면도이다.
도 18은 스토리지 노드 전극들을 설명하기 위한 평면도이다.
도 19는 도 18에 도시된 스토리지 노드 전극들을 설명하기 위하여 워드 라인들의 연장 방향을 따라 절개된 단면도이다.
도 20은 완성된 커패시터들을 설명하기 위한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 액티브 영역
112 : 워드 라인 118 : 워드 라인 구조물
120 : 제1 불순물 영역 122 : 제2 불순물 영역
124 : 트랜지스터 128 : 제1 콘택 패드
130 : 제2 콘택 패드 134 : 비대칭 비트 라인
138 : 비트 라인 콘택 플러그 142 : 비트 라인 구조물
146 : 스토리지 노드 콘택 플러그 158 : 스토리지 노드 전극
164 : 커패시터
본 발명은 반도체 장치와 이를 제조하는 방법에 관한 것이다. 보다 상세하게는, 서로 다른 방향들로 각각 연장하는 액티브 영역들, 워드 라인들 및 비트 라인들을 갖는 반도체 장치와 이를 제조하는 방법에 관한 것이다.
일반적으로 DRAM(dynamic random access memory)과 같은 반도체 장치는 다수의 트랜지스터들과 상기 트랜지스터들과 연결되어 정보를 저장하기 위한 커패시터들을 포함한다. 상기 트랜지스터들은 반도체 기판의 표면 부위에 정의된 다수의 액티브 영역들에 형성되며, 상기 커패시터들은 콘택 패드와 콘택 플러그 등을 통해 상기 트랜지스터들과 각각 연결된다.
최근 반도체 장치의 집적도가 높아짐에 따라 단위 셀이 차지하는 면적이 급격하게 감소되고 있으며, 셀 면적의 감소를 극복하기 위하여 초미세 공정의 개발뿐만 아니라 단위 셀의 구조적인 변화가 시도되고 있다. 예를 들면, 미합중국 특허 제6,809,364호에는 서로 다른 방향들로 연장하는 액티브 영역들, 워드 라인들 및 비트 라인들을 갖는 반도체 장치가 개시되어 있다.
도 1 내지 도 4는 종래 기술에 따른 반도체 장치의 레이아웃을 설명하기 위한 도면들이다.
도 1을 참조하면, 반도체 기판(10) 상에는 제1 방향으로 연장하는 다수의 액티브 영역들(12)이 형성된다. 상기 액티브 영역들(12)은 소자 분리막(14)에 의해 정의될 수 있으며, 각각의 액티브 영역(12)의 중앙 부위는 인접하는 액티브 영역들(12)의 단부들 사이에 배열된다. 즉, 상기 인접하는 액티브 영역들(12)은 그 사이의 액티브 영역(12)의 중앙점에 대하여 점대칭을 이룬다.
도 2를 참조하면, 상기 액티브 영역들(12) 상에 게이트 절연막 패턴들과 워드 라인 구조물들(20)이 형성된다. 상기 워드 라인 구조물들(20)은 상기 제1 방향과 다른 제2 방향으로 연장하며, 상기 액티브 영역들(12)과 교차한다. 또한, 하나의 액티브 영역(12)은 두 개의 워드 라인들(20)과 교차한다. 상기 워드 라인 구조물들(20)은 상기 게이트 절연막들 상에 형성되어 게이트 전극들로서 기능하는 워드 라인들과, 상기 워드 라인들 상에 형성된 게이트 마스크 패턴들과, 상기 워드 라인들 및 게이트 마스크 패턴들의 측면들 상에 형성된 게이트 스페이서들을 포함할 수 있다.
한편, 상세히 도시되지는 않았으나, 상기 워드 라인 구조물들(20)과 인접하는 액티브 영역(12)의 표면 부위들에는 상기 트랜지스터들의 소스/드레인으로서 기능하는 불순물 영역들이 형성된다. 구체적으로, 각각의 액티브 영역들(12)에는 두 개의 트랜지스터가 형성되며, 상기 각각의 액티브 영역들(12)의 중앙 부위에는 상기 두 개의 트랜지스터가 공유하는 제1 불순물 영역이 형성되며, 양측 단부들에는 제2 불순물 영역들이 형성된다.
도 3을 참조하면, 상기 워드 라인 구조물들(20)의 상부에는 상기 제1 불순물 영역들과 전기적으로 연결되는 비트 라인 구조물들(30)이 형성된다. 상기 비트 라인 구조물들(30)은 상기 워드 라인 구조물들(30)과 수직하는 제3 방향으로 연장하며, 상기 액티브 영역들(12)의 중앙 부위들과 각각 교차한다.
이때, 상기 비트 라인 구조물들(30)은 상기 제1 불순물 영역 상에 형성된 제1 콘택 패드들과 다이렉트 콘택 플러그들(direct contact plugs)에 의해 상기 제1 불순물 영역들과 전기적으로 연결된다. 각각의 비트 라인 구조물들(30)은 상기 전기적 연결의 얼라인 마진을 확보하기 위하여 상기 액티브 영역들(12)과 교차하는 지점들에서 상대적으로 넓은 선폭의 확장부들을 갖는다.
도 4를 참조하면, 상기 비트 라인 구조물들(30)을 상부에는 데이터 저장을 위한 커패시터들(미도시)이 형성되며, 각각의 커패시터들은 스토리지 노드 전극과 유전막 및 상부 전극을 포함한다. 상기 스토리지 노드 전극들은 상기 액티브 영역들(12)의 양측 단부들에 형성된 제2 불순물 영역들과 전기적으로 연결된다. 구체적으로, 상기 스토리지 노드 전극들은 상기 제2 불순물 영역들 상에 형성된 제2 콘택 패드들과 베리드 콘택 플러그들(buried contact plugs, 50)에 의해 상기 제2 불순물 영역들에 전기적으로 연결된다. 도 4에서, 도면 부호 40은 상기 스토리지 노드 전극들이 형성될 위치를 나타낸다.
이때, 상기 베리드 콘택 플러그들(50)은 비트 라인들 사이로 연장하며, 상기 스토리지 노드 전극들은 상기 비트 라인 구조물들(30)의 상부에 형성된다. 그러나, 상기 스토리지 노드 전극들은 인접하는 스토리지 노드 전극들과 연결되는 베리드 콘택 플러그들(50)과 매우 근접하게 형성되며, 이들 사이에서 빈번하게 브릿지 현 상이 발생된다. 즉, 서로 인접하는 액티브 영역들의 제2 불순물 영역들과 각각 연결된 커패시터들이 서로 전기적으로 연결될 수 있다. 이러한 브릿지 현상은 도 4에 도시된 바와 같이 비트 라인 구조물들(30) 사이에서 자기 정렬되는 베리드 콘택 플러그(50)와 인접하는 스토리지 노드 전극 사이의 간격(d)이 매우 작기 때문에 발생되며, 도 4에서 표시된 ‘A’ 영역에서 발생될 가능성이 상대적으로 매우 높다.
상기 브릿지 현상은 상기 비트 라인 구조물들(30)의 구조에 기인한 것으로 상기 비트 라인 구조물들(30)과 상기 베리드 콘택 플러그들(50) 사이의 얼라인 마진을 안정적으로 확보할 수 없기 때문에 발생된다. 따라서, 상기 비트 라인 구조물들(30)과 베리드 콘택 플러그들(50)의 얼라인 마진을 안정적으로 확보할 수 있도록 비트 라인 구조물(30)의 구조 개선이 요구된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은 비트 라인들과 베리드 콘택 플러그들 사이에서 얼라인 마진을 충분히 확보할 수 있는 새로운 구조의 비대칭 비트 라인들을 갖는 반도체 장치를 제공하는데 있다.
본 발명의 제2 목적은 상술한 바와 같은 반도체 장치의 제조 방법을 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 장치는, 소자 분리막에 의해 서로 격리되며 제1 방향으로 연장하는 다수의 액티브 영역들을 갖는 기판과, 상기 액티브 영역들에 형성된 다수의 트랜지스터들과, 상기 트랜지스 터들과 전기적으로 연결된 비대칭 비트 라인들을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 트랜지스터들은 상기 액티브 영역들의 중앙 부위들에 형성된 제1 불순물 영역들과, 상기 액티브 영역들의 양측 단부들에 형성된 제2 불순물 영역들과, 상기 제1 불순물 영역들 및 상기 제2 불순물 영역들 사이에 형성된 게이트 절연막 패턴들과, 상기 제1 불순물 영역들 및 상기 제2 불순물 영역들 사이에서 상기 제1 방향과 다른 제2 방향으로 연장하며 게이트 전극들로서 기능하는 워드 라인들을 포함한다. 상기 비대칭 비트 라인들은 상기 제1 불순물 영역들과 전기적으로 연결되어 상기 제2 방향에 대하여 수직하는 제3 방향으로 연장하며, 상기 제3 방향을 따라 일직선으로 연장하는 제1 측면과 다수의 돌출부들을 갖는 제2 측면을 각각 갖는다.
상기 비대칭 비트 라인들의 돌출부들은 상기 액티브 영역들의 중앙 부위들의 상부에 각각 위치되며, 상기 비대칭 비트 라인들의 제1 측면들은 서로 마주하여 위치된다. 상기 비대칭 비트 라인들의 제2 측면들은 서로 마주하여 위치되며, 상기 서로 마주하는 제2 측면들의 돌출부들은 지그재그로 위치된다. 또한, 상기 비대칭 비트 라인들의 돌출부들은 인접하는 액티브 영역들의 단부들을 향하여 각각 돌출된다.
상기 비대칭 비트 라인들 및 상기 제1 불순물 영역들은 상기 제1불순물 영역들 상에 형성된 다수의 제1 콘택 패드들에 의해 전기적으로 연결된다. 상기 비대칭 비트 라인들의 상부에는 상기 제2 불순물 영역들과 전기적으로 연결된 다수의 커패시터들이 형성되며, 상기 커패시터들 및 상기 제2 불순물 영역들은 상기 제2 불순 물 영역들 상에 형성된 다수의 제2 콘택 패드들과 다수의 스토리지 노드 콘택 플러그들에 의해 전기적으로 연결된다.
상기 제2 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 기판 상에 소자 분리막에 의해 서로 격리되며 제1 방향으로 연장하는 다수의 액티브 영역들을 정의하고, 상기 액티브 영역들 상에 게이트 절연막 패턴들과 상기 제1 방향과 다른 제2 방향으로 연장하며 상기 액티브 영역들의 중앙 부위들과 양측 단부들 사이에서 상기 액티브 영역들과 교차하는 워드 라인들을 형성한다. 이어서, 상기 액티브 영역들의 중앙 부위들과 양측 단부들에 각각 제1 불순물 영역들과 제2 불순물 영역들을 형성한 후, 상기 제1 불순물 영역들과 전기적으로 연결되어 상기 제2 방향에 대하여 수직하는 제3 방향으로 연장하며, 상기 제3 방향을 따라 일직선으로 연장하는 제1 측면과 다수의 돌출부들을 갖는 제2 측면을 각각 갖는 비대칭 비트 라인들을 형성한다.
따라서, 상기 커패시터들의 스토리지 노드 전극들과 상기 스토리지 노드 콘택 플러그들 사이에서 얼라인 마진을 충분히 확보할 수 있을 뿐만 아니라 상기 비대칭 비트 라인들과 상기 제1 불순물 영역 상에 형성된 제1 콘택 패드들 사이의 얼라인 마진까지도 충분히 확보할 수 있다. 이에 따라, 인접하는 스토리지 노드 전극들 사이에서의 브릿지 현상이 방지될 수 있다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 도는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
도 5 내지 도 20은 본 발명의 일 실시예에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 도면들이다.
도 5는 반도체 기판에 정의된 액티브 영역들을 설명하기 위한 평면도이고, 도 6은 액티브 영역들의 연장 방향을 따라 절개된 단면도이다.
도 5 및 도 6을 참조하면, 실리콘웨이퍼와 같은 반도체 기판(100) 상에 소자 분리막(104)을 형성함으로써 액티브 영역들(102)을 정의한다. 예를 들면, 셸로우 트렌치 소자 분리(STI) 공정을 이용하여 소자 분리막(104)에 의해 전기적으로 서로 격리된 액티브 영역들(102)을 한정한다. 상기 액티브 영역들(102)은 반도체 기판(100) 상에서 제1 방향으로 연장하며, 각각 제1 단부와 제2 단부를 갖는다. 각각의 액티브 영역(102)의 중앙 부위의 양측에는 인접하는 액티브 영역(102)의 제1 단부 및 제2 단부가 각각 배치된다. 즉, 각각의 액티브 영역(102)의 중심에 대하여 인접하는 액티브 영역들(102)이 점대칭으로 배치된다.
도 7은 반도체 기판 상에 형성된 워드 라인 구조물들을 설명하기 위한 평면도이고, 도 8은 도 7에 도시된 워드 라인 구조물들을 설명하기 위하여 액티브 영역 들의 연장 방향을 따라 절개된 단면도이다.
도 7 및 도 8을 참조하면, 상기 액티브 영역들(102) 및 소자 분리막(104) 상에 얇은 두께의 게이트 절연막을 형성한다. 상기 게이트 절연막으로는 실리콘 산화막이 사용될 수 있으며, 상기 실리콘 산화막은 열 산화 또는 화학 기상 증착에 의해 형성될 수 있다.
상기 게이트 절연막 상에 게이트 도전막 및 게이트 마스크층으로 각각 기능하는 제1 도전막 및 제1 마스크층을 순차적으로 형성한다. 상기 게이트 도전막으로는 불순물 도핑된 폴리실리콘막이 사용될 수 있으며, 상기 폴리실리콘막 상에 금속 실리사이드막이 더 형성될 수도 있다. 상기 제1 마스크층은 후속하여 형성될 제1 층간 절연막에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들면, 상기 제1 층간 절연막이 실리콘 산화물로 이루어지는 경우, 상기 제1 마스크층은 실리콘 질화물로 이루어질 수 있다.
상기 제1 마스크층 상에 제1 포토레지스트 패턴을 형성한 후, 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제1 마스크층, 제1 도전막 및 게이트 절연막을 순차적으로 패터닝함으로써 상기 반도체 기판(100) 상에 게이트 절연막 패턴들(110)과 게이트 전극들로서 기능하는 워드 라인들(112) 및 게이트 마스크 패턴들(114)을 형성한다. 여기서, 상기 게이트 절연막 패턴들(110)은 상기 액티브 영역들(102) 상에만 형성되며, 상기 제1 포토레지스트 패턴은 애싱 또는 스트립 공정을 통해 제거된다.
한편, 이와 다르게, 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각을 수행하여 상기 제1 도전막 상에 게이트 마스크 패턴들(114)을 형성한 후, 상기 제1 포토레지스트 패턴을 제거하고, 상기 게이트 마스크 패턴들(114)을 식각 마스크로 사용하는 이방성 식각을 재차 수행하여 상기 워드 라인들(112) 및 게이트 절연막 패턴들(110)을 형성할 수도 있다.
이어서, 상기 게이트 마스크 패턴들(114), 워드 라인들(112) 및 게이트 절연막 패턴들(110)이 형성된 반도체 기판(100) 상에 제1 스페이서막을 형성하고, 상기 제1 스페이서막을 이방성 식각하여 상기 게이트 마스크 패턴들(114), 워드 라인들(112) 및 게이트 절연막 패턴들(110)의 측면들 상에 게이트 스페이서들(116)을 형성함으로써 반도체 기판(116) 상에 워드 라인 구조물들(118)을 완성한다. 상기 워드 라인 구조물들(118)은 상기 액티브 영역들(102)의 연장 방향과 다른 제2 방향으로 연장하며, 각각의 액티브 영역들(102)은 두 개의 워드 라인 구조물들(118)과 각각 교차한다.
구체적으로, 상기 워드 라인 구조물들(118)은 상기 액티브 영역들(102)의 중앙 부위들과 양측 단부들 사이를 통과하며, 액티브 영역들(102)의 중앙 부위들 및 양측 단부들을 노출시킨다.
계속해서, 상기 액티브 영역들(102)의 중앙 부위들 및 양측 단부들에 각각 제1 불순물 영역들(120)과 제2 불순물 영역들(122)을 형성함으로써 상기 반도체 기판(100) 상에 다수의 트랜지스터들(124)을 완성한다. 상기 제1 불순물 영역들(120) 및 제2 불순물 영역들(122)은 소스/드레인으로서 기능하며, 하나의 액티브 영역(102)에는 상기 제1 불순물 영역(120)을 공유하는 두 개의 트랜지스터(124)가 형성 된다.
상기 제1 및 제2 불순물 영역들(120, 122)은 각각 저농도 불순물 영역과 고농도 불순물 영역을 포함할 수 있으며, 상기 저농도 불순물 영역들과 고농도 불순물 영역들은 상기 게이트 스페이서들(116)의 형성 전후에 각각 형성될 수 있다.
도 9는 액티브 영역들의 불순물 영역들 상에 형성된 제1 및 제2 콘택 패드들을 설명하기 위한 평면도이고, 도 10은 도 9에 도시된 제1 및 제2 콘택 패드들을 설명하기 위하여 액티브 영역들의 연장 방향을 따라 절개된 단면도이다.
도 9 및 도 10을 참조하면, 상기 워드 라인 구조물들(118)이 형성된 반도체 기판(100) 상에 제1 층간 절연막(126)을 형성한다. 상기 제1 층간 절연막(126)은 BPSG, PSG, USG, TEOS 또는 HDP-CVD 산화물과 같은 실리콘 산화물로 이루어질 수 있다. 상기 제1 층간 절연막(126)은 상기 워드 라인 구조물들(118) 사이를 충분히 매립할 수 있을 정도로 형성되며, 상기 제1 층간 절연막(126)의 표면은 화학적 기계적 연마에 의해 제거된다. 구체적으로, 제1 층간 절연막(126)을 평탄화시키기 위하여 상기 게이트 마스크 패턴들(114)이 노출되도록 상기 제1 층간 절연막(126)의 표면 부위를 화학적 기계적 연마를 통해 제거한다.
이어서, 상기 평탄화된 제1 층간 절연막(126) 상에 제2 포토레지스트 패턴을 형성하고, 상기 제2 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각을 통해 제1 및 제2 불순물 영역들(120, 122)을 노출시키는 제1 및 제2 콘택홀들을 형성한다. 상기 제1 및 제2 콘택홀들은 상기 게이트 스페이서들(116)과 제1 층간 절연막(126) 사이의 식각 속도 차이에 의해 상기 제1 및 제2 불순물 영역들(120, 122)에 자기 정렬되며, 상기 워드 라인들(112)은 상기 게이트 마스크 패턴들(114)과 상기 게이트 스페이서들(116)에 의해 보호될 수 있다.
상기 제2 포토레지스트 패턴을 제거한 후, 상기 제1 및 제2 콘택홀들을 충분히 매립하는 제2 도전막을 제1 층간 절연막(126) 및 게이트 마스크 패턴들(114) 상에 형성한다. 상기 제2 도전막은 불순물 도핑된 폴리실리콘, 티타늄 질화물과 같은 금속 질화물 또는 텅스텐과 같은 금속으로 이루어질 수 있다.
상기 게이트 마스크 패턴들(114)이 노출되도록 상기 제2 도전막의 표면 부위를 제거하여 상기 워드 라인 구조물들(118) 사이에서 상기 제1불순물 영역들(120) 및 제2 불순물 영역들(122)과 전기적으로 연결된 제1 콘택 패드들(128) 및 제2 콘택 패드들(130)을 형성한다. 상기 제2 도전막의 표면 부위는 에치 백 또는 화학적 기계적 연마를 통해 제거될 수 있다.
도 11은 비트 라인 구조물들을 설명하기 위한 평면도이고, 도 12는 도 11에 도시된 비트 라인 구조물들을 설명하기 위하여 액티브 영역들의 연장 방향을 따라 절개된 단면도이고, 도 13은 도 11에 도시된 비트 라인 구조물들을 설명하기 위하여 워드 라인들의 연장 방향을 따라 절개된 단면도이다.
도 11 내지 도 13을 참조하면, 상기 제1 및 제2 콘택 패드들(128, 130)을 형성한 후, 상기 제1 및 제2 콘택 패드들(128, 130)과 게이트 마스크 패턴들(114) 및 제1 층간 절연막(126) 상에 제2 층간 절연막(132)을 형성한다. 상기 제2 층간 절연막(132)은 실질적으로 제1 층간 절연막(126)과 동일한 물질을 사용하여 형성될 수 있으며, 상기 제2 층간 절연막(132)은 후속하여 형성될 비대칭 비트 라인들과 상기 워드 라인들(112) 사이에서 전기적 절연을 제공하기 위하여 형성된다.
제2층간 절연막(132) 상에 제3 포토레지스트 패턴을 형성하고, 상기 제3 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각을 수행하여 상기 제1 콘택 패드들(128)을 노출시키는 비트 라인 콘택홀들을 형성한다.
상기 비트 라인 콘택홀들을 형성한 후 상기 제3 포토레지스트 패턴을 제거한다. 이어서, 상기 비트 라인 콘택홀들을 매립하는 제3 도전막을 제2 층간 절연막(132) 상에 형성하고, 상기 제3 도전막 상에 제2 마스크층을 형성한다. 상기 제2 마스크층은 상기 제2 층간 절연막에 대하여 식각 선택비를 갖는 물질로 이루어질 수 있다. 예를 들면, 상기 제2 마스크층은 실리콘 질화물로 이루어질 수 있다.
상기 제3 도전막은 텅스텐과 같은 금속 또는 티타늄 질화물과 같은 금속 화합물로 이루어질 수 있다. 한편, 상기 제3 도전막을 형성하기 전에 금속 확산을 방지하기 위한 금속 장벽막을 더 형성할 수도 있다. 상기 금속 장벽막으로는 금속막 및 금속 화합물막이 사용될 수 있다. 예를 들면, 상기 금속 장벽막은 티타늄막 및 티타늄 질화막이 사용될 수 있다.
상기 제2 마스크층을 형성한 후, 상기 제2 마스크층 상에 제4 포토레지스트 패턴을 형성한다. 이어서, 상기 제4 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각을 상기 제2 마스크층과 제3 도전막을 순차적으로 패터닝함으로써 상기 제1 콘택 패드들(128)과 전기적으로 연결되는 비대칭 비트 라인들(134)과 상기 비대칭 비트 라인들(134) 상에 비트 라인 마스크 패턴들(136)을 형성한다. 이때, 상기 비대칭 비트 라인들(134)과 제1 콘택 패드들(128)은 상기 비트 라인 콘택홀을 매립하는 비트 라인 콘택 플러그들(138) 또는 다이렉트 콘택 플러그들에 의해 전기적으로 연결된다.
한편, 상기와는 다르게, 비트 라인 콘택 플러그들(138)과 비대칭 비트 라인들(134)은 개별적으로 형성될 수도 있다. 즉, 상기 비트 라인 콘택홀들을 매립하는 비트 라인 콘택 플러그들(138)을 먼저 형성한 후, 상기 비대칭 비트 라인들(134)을 형성할 수도 있다. 또한, 상기 제4 포토레지스트 패턴을 이용하여 비트 라인 마스크 패턴들(136)을 먼저 형성한 후, 상기 제4 포토레지스트 패턴을 제거하고, 상기 비트 라인 마스크 패턴들(136)을 식각 마스크로 이용하여 비대칭 비트 라인들(134)을 형성할 수도 있다.
상기 비대칭 비트 라인들(134) 및 비트 라인 마스크 패턴들(136)을 형성한 후, 제2 층간 절연막(132)과 상기 비대칭 비트 라인들(134) 및 비트 라인 마스크 패턴들(136) 상에 제2 스페이서막을 균일한 두께로 형성한다. 이어서, 상기 제2 스페이서막을 이방성 식각하여 상기 비대칭 비트 라인들(134) 및 비트 라인 마스크 패턴들(136)의 측면들 상에 비트 라인 스페이서들(140)을 형성함으로써 비트라인 구조물(142)을 완성한다. 상기 제2 스페이서막은 후속하여 형성될 제3 층간 절연막에 대하여 식각 선택비를 갖는 물질로 형성되는 것이 바람직하다. 예를 들면, 상기 제3 층간 절연막이 실리콘 산화물로 이루어지는 경우, 상기 제2 스페이서막은 실리콘 질화물로 이루어질 수 있다.
상기 비트 라인 마스크 패턴들(136)과 상기 비트 라인 스페이서들(140)은 상기 비대칭 비트 라인들(134)과 후속하여 형성될 스토리지 노드 전극들 사이에서 전 기적인 절연을 제공하기 위하여 형성된다.
상기 비트 라인 구조물들(142)은 상기 워드 라인 구조물들(118)에 실질적으로 수직하는 제3 방향으로 연장하며, 상기 액티브 영역들(102)의 중앙 부위들과 교차한다. 즉, 상기 비트 라인 구조물들(142)은 상기 액티브 영역들(102)의 제1 불순물 영역들(120)의 상부를 통과한다.
한편, 후속하여 비트 라인 구조물들(142) 사이에 형성될 스토리지 노드 콘택 플러그들 또는 베리드 콘택 플러그들과 인접하는 스토리지 노드 전극들 사이에서 브릿지 현상이 발생되는 것을 방지하기 위하여 상기 비대칭 비트 라인들은(134) 일직선으로 연장하는 제1 측면(134a)을 갖는다. 또한, 상기 비대칭 비트 라인들(134)과 상기 제1 불순물 영역(120) 상에 형성된 제1 콘택 패드들(128) 사이의 얼라인 마진을 증가시키기 위하여 상기 제1 콘택 패드들(128)과 대응하는 비대칭 비트 라인(134) 부위들은 증가된 선폭을 갖는다. 상기 증가된 선폭은 다수의 돌출부들(134c)에 의해 구현될 수 있으며, 상기 다수의 돌출부들(134c)은 상기 제1 측면(134a)에 대향하는 제2 측면(134b)에 형성된다.
구체적으로, 상기 비대칭 비트 라인들(134)의 제1 측면들(134a)은 서로 마주하여 위치되며, 상기 제2 측면들(134b)에 형성된 돌출부들(134c)은 인접하는 액티브 영역(102)의 제2 불순물 영역(122)을 향하여 돌출된다. 즉, 상기 돌출부들(134c)은 상기 제2 방향으로 돌출된다. 또한, 상기 제2 측면들(134b)은 서로 마주하여 위치되며, 상기 마주하는 제2 측면들(134b)의 돌출부들(134c)은 지그재그로 위치된다.
따라서, 상기 일직선으로 연장하는 제1 측면(134a)과 다수의 돌출부들(134c)이 형성된 제2 측면(134b)을 각각 갖는 비대칭 비트 라인들(134)은 후속하여 형성될 커패시터들 사이에서의 브릿지 현상을 방지할 수 있을 뿐만 아니라 제1 콘택 패드들(128)과의 얼라인 마진까지도 적정 수준으로 확보할 수 있다.
도 14는 스토리지 노드 콘택 플러그들을 설명하기 위한 평면도이고, 도 15는 도 14에 도시된 스토리지 노드 콘택 플러그들을 설명하기 위하여 워드 라인들의 연장 방향을 따라 절개된 단면도이다.
도 14 및 도 15를 참조하면, 상기 비트 라인 구조물들(142) 및 제2층간 절연막(132) 상에 상기 비트 라인 구조물들(142) 사이를 충분히 매립하는 제3 층간 절연막(144)을 형성한다. 상기 제3층간 절연막(144)은 상기 제1 및 제2 층간 절연막(126, 132)과 실질적으로 동일한 물질로 형성될 수 있다.
상기 제3 층간 절연막(144)을 형성한 후, 상기 제3 층간 절연막(144)의 평탄화를 위하여 상기 비트 라인 마스크 패턴들(136)이 노출되도록 상기 제3 층간 절연막(144)의 상부를 화학적 기계적 연마를 통해 제거한다.
상기 평탄화된 제3 층간 절연막(144) 및 비트 라인 마스크 패턴들(136) 상에 제5 포토레지스트 패턴을 형성하고, 상기 제5 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각을 통해 상기 제3 층간 절연막(144) 및 제2 층간 절연막(132)을 순차적으로 패터닝하여 상기 제2 콘택 패드들(130)을 노출시키는 스토리지 노드 콘택홀들을 형성한다. 상기 스토리지 노드 콘택홀들은 상기 비트 라인 구조물들(142) 사이에서 연장하며, 상기 비트 라인 구조물들(142)에 의해 상기 제2 콘택 패 드들(130)에 자기 정렬될 수 있다.
상기 제5 포토레지스트 패턴을 제거한 후, 상기 스토리지 노드 콘택홀들을 충분히 매립하는 제4 도전막을 형성한다. 이어서, 상기 제3 층간 절연막(144) 및 비트 라인 마스크 패턴들(136)이 노출되도록 상기 제4 도전막의 상부를 제거함으로써 상기 스토리지 노드 콘택홀 내부를 매립하는 스토리지 노드 콘택 플러그들(146)을 수득한다. 상기 스토리지 노드 콘택 플러그들(146)은 불순물 도핑된 폴리실리콘 또는 금속으로 이루어질 수 있으며, 상기 제2 콘택 패드들(130)과 후속하여 형성될 스토리지 노드 전극들을 전기적으로 연결하기 위하여 형성된다.
도 14에서, 도면 부호 156은 스토리지 노드 전극들(146)을 형성하기 위한 개구들을 의미한다. 여기서, 도시된 바와 같이 상기 개구들(156) 중 하나와 인접하는 개구(156)에 의해 노출되는 스토리지 노드 콘택 플러그(146) 사이의 간격(d2)이 충분하게 확보될 수 있다. 즉, 상기 개구들(156)과 스토리지 노드 콘택 플러그들(146) 사이에서 얼라인 마진이 충분히 확보되므로 하나의 개구(156)에 의해 두 개의 스토리지 노드 콘택 플러그들(156)이 동시에 노출되는 것이 방지될 수 있다.
도 16은 개구들을 갖는 몰드막을 설명하기 위한 평면도이고, 도 17은 도 16에 도시된 개구들을 갖는 몰드막을 설명하기 위하여 워드 라인들의 연장 방향을 따라 절개된 단면도이다.
도 16 및 도 17을 참조하면, 상기 스토리지 노드 콘택 플러그들(146), 비트 라인 마스크 패턴들(136) 및 제3 층간 절연막(144) 상에 제4 층간 절연막(148)을 형성한다. 상기 제4 층간 절연막(148)은 후속하여 형성될 커패시터의 스토리지 노 드 전극들과 상기 비트 라인들(134) 사이에서 전기적인 절연을 제공하기 위하여 형성된다. 상기 제4 층간 절연막(148)은 실질적으로 상기 제3 층간 절연막(144)과 동일한 물질로 형성될 수 있다.
상기 제4 층간 절연막(148) 상에 식각 저지막(150)을 형성한다. 상기 식각 저지막(150)은 제4 층간 절연막(148) 및 후속하여 상기 제4 층간 절연막(148) 상에 형성될 몰드막(152)에 대하여 식각 선택비를 갖는 물질로 이루어질 수 있다. 예를 들면, 식각 저지막(150)은 실리콘 질화물로 이루어질 수 있다.
상기 식각 저지막(150) 상에 스토리지 전극들을 형성하기 위한 몰드막(152)을 형성한다. 상기 몰드막(152)은 TEOS 산화물, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성될 수 있으며, 약 5,000 내지 50,000Å 정도의 두께를 갖도록 형성될 수 있다. 상기 스토리지 노드 전극들의 높이는 상기 몰드막(152)의 두께에 따라 결정되므로, 목적하는 커패시턴스에 따라 몰드막의 높이는 변화될 수 있다.
상기 몰드막(152) 상에 제3 마스크층을 형성한다. 상기 제3 마스크층은 상기 몰드막(152)에 대하여 식각 선택비를 갖는 물질로 이루어질 수 있다. 예를 들면, 상기 제3 마스크층은 실리콘 질화물로 이루어질 수 있으며, 상기 식각 저지막(150)보다 두껍게 형성되는 것이 바람직하다.
상기 제3 마스크층 상에 제6 포토레지스트 패턴을 형성하고, 상기 제6 포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각을 통해 상기 제3 마스크층을 부분적으로 식각 함으로써 상기 몰드막(152) 상에 스토리지 노드 마스크 패턴(154) 을 형성한다.
상기 제6 포토레지스트 패턴을 제거한 후, 상기 스토리지 노드 마스크 패턴(154)을 식각 마스크로 사용하는 이방성 식각을 통해 상기 몰드막(152), 식각 저지막(150) 및 제4 층간 절연막(148)을 순차적으로 식각함으로써 상기 스토리지 노드 콘택 플러그들(146)을 노출시키는 개구들(156)을 형성한다. 이때, 상기 스토리지 노드 콘택 플러그들(146)과 상기 개구들(156) 사이에서 충분한 얼라인 마진이 확보되어 있으므로 하나의 개구(156)에 의해 두 개의 스토리지 노드 콘택 플러그(146)가 노출됨으로써 발생될 수 있는 스토리지 노드 전극들 사이의 브릿지 현상을 방지할 수 있다.
도 18은 스토리지 노드 전극들을 설명하기 위한 평면도이고, 도 19는 도 18에 도시된 스토리지 노드 전극들을 설명하기 위하여 워드 라인들의 연장 방향을 따라 절개된 단면도이다.
도 18 및 도 19를 참조하면, 상기 개구들(156)의 내부 표면들 및 상기 스토리지 노드 마스크 패턴(154) 상에 제5 도전막을 균일한 두께로 형성하고, 상기 개구들(156)의 내부를 충분히 매립하는 희생막을 제5 도전층 상에 형성한다. 상기 희생막은 상기 제5 도전막을 부분적으로 제거하여 스토리지 노드 전극들(158)을 형성하는 동안 상기 스토리지 노드 전극들(158)을 보호하기 위하여 형성된다. 상기 희생막은 상기 몰드막(152)과 실질적으로 동일한 물질로 형성되는 것이 바람직하다. 상기 제5 도전막은 불순물 도핑된 폴리실리콘, 텅스텐과 같은 금속 또는 티타늄 질화물과 같은 금속 화합물로 이루어질 수 있다.
상기 스토리지 노드 마스크 패턴(154)이 노출되도록 상기 희생막의 상부 및 제5 도전막의 상부를 제거함으로써, 실린더 형상을 갖고, 스토리지 노드 콘택 플러그들(146)과 제2 콘택 패드들(130)을 통해 제2 불순물 영역들(122)에 전기적으로 연결되는 다수의 스토리지 노드 전극들(158)을 형성한다.
도 20은 완성된 커패시터들을 설명하기 위한 단면도이다.
도 20을 참조하면, 상기 스토리지 노드 전극들(158)을 형성한 후, 상기 스토리지 노드 마스크 패턴(154), 상기 희생막 및 몰드막(152)을 제거한다. 상기 스토리지 노드 마스크 패턴(154), 상기 희생막 및 몰드막(152)은 습식 식각 또는 건식 식각에 의해 제거될 수 있으며, 상기 제4 층간 절연막(148)은 식각 저지막에 의해 보호될 수 있다.
상기 스토리지 노드 전극들(158) 상에 유전막(160) 및 플레이트 전극(162)을 순차적으로 형성하여 상기 트랜지스터들(124)과 전기적으로 연결된 커패시터들(164)을 완성한다. 상기 유전막(160)으로는 고유전율 물질막이 사용될 수 있다. 예를 들면, 상기 유전막(160)은 HfO2, ZrO2, HfSiO, ZrSiO, La2O3, Ta2O5, TiO2, SrTiO3, (Ba,Sr)TiO3 등과 같은 고유전율 물질로 이루어질 수 있다. 상기 플레이트 전극(162)은 불순물 도핑된 폴리실리콘, 텅스텐과 같은 금속 또는 티타늄 질화물과 같은 금속 화합물로 이루어질 수 있다.
상기와 같은 본 발명의 실시예들에 따르면, 각각의 비대칭 비트 라인들은 상 기 제3 방향을 따라 일직선으로 연장하는 제1 측면과 상기 제3 방향을 따라 연장하며 다수의 돌출부들이 형성된 제2 측면을 갖는다. 또한, 상기 제2 측면들의 돌출부들은 상기 제1 불순물 영역들과의 얼라인 마진 확보를 위하여 형성되며, 서로 마주하는 제2 측면들의 돌출부들은 지그재그로 위치된다.
따라서, 상기 커패시터들의 스토리지 노드 전극들과 상기 스토리지 노드 콘택 플러그들 사이에서 얼라인 마진을 충분히 확보할 수 있을 뿐만 아니라 상기 비대칭 비트 라인들과 상기 제1 불순물 영역 상에 형성된 제1 콘택 패드들 사이의 얼라인 마진까지도 충분히 확보할 수 있다. 또한, 인접하는 액티브 영역들의 제2 콘택 패드들과 스토리지 노드 콘택 플러그들 사이의 얼라인 마진이 확보될 수 있다.
결과적으로, 인접하는 스토리지 노드 전극들이 하나의 스토리지 콘택 플러그에 전기적으로 동시에 연결되는 브릿지 현상이 방지될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (15)

  1. 소자 분리막에 의해 서로 격리되며 제1 방향으로 연장하는 다수의 액티브 영역들을 갖는 기판;
    상기 액티브 영역들의 중앙 부위들에 형성된 제1 불순물 영역들과, 상기 액티브 영역들의 양측 단부들에 형성된 제2 불순물 영역들과, 상기 제1 불순물 영역들 및 상기 제2 불순물 영역들 사이에 형성된 게이트 절연막 패턴들과, 상기 제1 불순물 영역들 및 상기 제2 불순물 영역들 사이에서 상기 제1 방향과 다른 제2 방향으로 연장하며 게이트 전극들로서 기능하는 워드 라인들을 포함하는 다수의 트랜지스터들; 및
    상기 제1 불순물 영역들과 전기적으로 연결되어 상기 제2 방향에 대하여 수직하는 제3 방향으로 연장하며, 상기 제3 방향을 따라 일직선으로 연장하는 제1 측면과 다수의 돌출부들을 갖는 제2 측면을 각각 갖는 비대칭 비트 라인들을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 비대칭 비트 라인들의 돌출부들은 상기 액티브 영역들의 중앙 부위들의 상부에 각각 위치되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 비대칭 비트 라인들의 제1 측면들은 서로 마주하여 위치되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 비대칭 비트 라인들의 제2 측면들은 서로 마주하여 위치되며, 상기 서로 마주하는 제2 측면들의 돌출부들은 지그재그로 위치되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 비대칭 비트 라인들의 돌출부들은 인접하는 액티브 영역들의 단부들을 향하여 각각 돌출되는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 비대칭 비트 라인들 및 상기 제1 불순물 영역들은 상기 제1불순물 영역들 상에 형성된 다수의 콘택 패드들에 의해 전기적으로 연결되는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 비대칭 비트 라인들의 상부에 형성되며 상기 제2 불순물 영역들과 전기적으로 연결된 다수의 커패시터들을 더 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 커패시터들 및 상기 제2 불순물 영역들은 상기 제2 불순물 영역들 상에 형성된 다수의 콘택 패드들과 다수의 콘택 플러그들에 의해 전기적으로 연결되는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 콘택 플러그들은 상기 콘택 패드들로부터 상기 비대칭 비트 라인들 사이로 연장하는 것을 특징으로 하는 반도체 장치.
  10. 기판 상에 소자 분리막에 의해 서로 격리되며 제1 방향으로 연장하는 다수의 액티브 영역들을 정의하는 단계;
    상기 액티브 영역들 상에 게이트 절연막 패턴들과 상기 제1 방향과 다른 제2 방향으로 연장하며 상기 액티브 영역들의 중앙 부위들과 양측 단부들 사이에서 상기 액티브 영역들과 교차하는 워드 라인들을 형성하는 단계;
    상기 액티브 영역들의 중앙 부위들과 양측 단부들에 각각 제1 불순물 영역들과 제2 불순물 영역들을 형성하는 단계; 및
    상기 제1 불순물 영역들과 전기적으로 연결되어 상기 제2 방향에 대하여 수직하는 제3 방향으로 연장하며, 상기 제3 방향을 따라 일직선으로 연장하는 제1 측면과 다수의 돌출부들을 갖는 제2 측면을 각각 갖는 비대칭 비트 라인들을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서, 상기 비대칭 비트 라인들의 돌출부들은 상기 액티브 영역들의 중앙 부위들의 상부에 각각 위치되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제10항에 있어서, 상기 비대칭 비트 라인들은 상기 제1 측면들이 서로 마주 하도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제1항에 있어서, 상기 비대칭 비트 라인은 상기 제2 측면들이 서로 마주하여 위치되고 상기 서로 마주하는 제2 측면들의 돌출부들이 지그재그로 위치되도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제10항에 있어서, 상기 제1 불순물 영역들 및 제2 불순물 영역들 상에 제1 콘택 패드들 및 제2 콘택 패드들을 형성하는 단계와 상기 제1 불순물 영역들과 상기 비대칭 비트 라인들을 연결하는 비트 라인 콘택 플러그들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서, 상기 제2 콘택 패드들과 연결되며 상기 비대칭 비트 라인들 사이를 통해 연장하는 스토리지 노드 콘택 플러그들을 형성하는 단계와, 상기 스토리지 노드 콘택 플러그들과 상기 제2 콘택 패드들에 의해 상기 제2 불순물 영역들과 연결되는 다수의 커패시터들을 상기 비대칭 비트 라인들의 상부에 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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