CN112563236A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开一种半导体装置及其制造方法。该半导体装置包括一基底、多个导电特征部件设置于该基底的上方、多个连接垫设置于该基底的上方、一覆盖层设置于该基底的上方及多个电容结构设置于该基底的上方。其中两相邻的连接垫的轴线夹角小于180度。

Description

半导体装置及其制造方法
技术领域
本公开主张2019/09/25申请的美国正式申请案第16/582,191号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开涉及一种半导体装置及其制造方法。更具体地，一种半导体装置具有选择性形成的非等向性连接垫与其相关制造方法。
背景技术
半导体装置被应用于各种电子设备当中，包括手机或其他通信设备、车用电子设备或其他科技平台。随着如手机、数码相机及笔记本电脑等移动装置对于功能性和微型化的需求逐渐增加，对于能提供弹性内连接几何图案(interconnect geometry)的堆叠封装(package-on-package)半导体装置的需求也相应而生。叠层封装技术被广泛应用于半导体装置的制造，且在未来扮演着越来越重要的角色。除了能提供较小尺寸的优势外，叠层封装技术所制造的半导体装置因其较短的内连接线路布线，故得以具有更快的信号传播及减少的噪声及串话(cross-talk)等优点。然而，叠层封装过程遭遇着各种问题，这些问题将影响半导体装置最终的电特性、品质和产率。因此，在提高半导体装置的性能、质量、良率和可靠性等方面仍然面临挑战。
上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一方面公开一种半导体装置，其包括一基底、多个导电特征部件设置于该基底的上方、多个连接垫设置于该基底的上方、一覆盖层设置于该基底的上方及多个电容结构设置于该基底的上方，其中两相邻的连接垫的轴线夹角小于180度。
在本公开的一些实施例中，该导电特征部件设置于所述多个电容结构之下。
在本公开的一些实施例中，该导电特征部件设置于所述多个电容结构的上方。
在本公开的一些实施例中，该半导体装置还包括多个字元线及一第一掺杂区域，所述多个字元线设置于该基底中，该第一掺杂区域设置于所述多个字元线中一相邻对之间，其中所述多个导电特征部件中的一者设置于该第一掺杂区域上。
在本公开的一些实施例中，所述多个连接垫中的一者设置于多个位元线中的一者及该第一掺杂区域之间。
在本公开的一些实施例中，该半导体装置还包括多个隔离结构设置于该基底中，其中所述多个隔离结构彼此间分隔设置，且所述多个隔离结构限定出多个主动区域于该基底中。
在本公开的一些实施例中，该半导体装置还包括多个第二掺杂区域及多个主动区域，其中每一个主动区域和两字元线相交，且所述多个第二掺杂区域设置于该两字元线及多个隔离结构之间。
在本公开的一些实施例中，所述多个连接垫设置于多个电容结构及该第二掺杂区域之间。
在本公开的一些实施例中，所述多个字元线中的二者沿一第一方向延伸，而所述多个主动区域沿一相对于该第一方向倾斜的方向延伸。
在本公开的一些实施例中，该半导体装置还包括多个位元线接触插塞及多个位元线，所述多个位元线接触插塞设置于该基底的上方，所述多个位元线设置于该基底的上方，其中所述多个位元线接触插塞中的一者设置于该覆盖层上并设置于所述多个位元线中的一者的下方。
在本公开的一些实施例中，所述多个电容结构包括多个电容底部电极内凹地设置于该基底的上方、一电容绝缘层设置于所述多个电容底部电极上和一电容顶部电极设置于该电容绝缘层上。
本公开的另一方面提供一半导体装置的制造方法，其包括提供一基底、形成多个导电特征部件于该基底的上方、形成一覆盖层于该基底的上方以及形成多个连接垫于该基底的上方，其中两相邻的连接垫的轴线夹角小于180度。
在本公开的一些实施例中，该半导体装置的制造方法还包括形成多个电容结构于该基底的上方。
在本公开的一些实施例中，该导电特征部件形成于所述多个电容结构之下。
在本公开的一些实施例中，该导电特征部件形成于所述多个电容结构的上方。
在本公开的一些实施例中，该半导体装置的制造方法还包括形成多个字元线及一第一掺杂区域，所述多个字元线形成于该基底中，该第一掺杂区域形成于所述多个字元线中一相邻对之间，其中所述多个导电特征部件中的一者形成于该第一掺杂区域上。
在本公开的一些实施例中，所述多个连接垫中的一者设置于多个位元线中的一者及该第一掺杂区域之间。
在本公开的一些实施例中，该半导体装置的制造方法还包括形成多个位元线接触插塞及多个位元线，其中所述多个位元线接触插塞中的一者形成于该覆盖层上并形成于所述多个位元线中的一者的下方。
在本公开的一些实施例中，所述多个电容结构包括多个电容底部电极内凹地形成于该基底的上方、一电容绝缘层形成于所述多个电容底部电极上和一电容顶部电极形成于该电容绝缘层上。
在本公开的一些实施例中，所述多个连接垫形成于所述多个电容结构及多个第二掺杂区域之间。
由于本公开的半导体装置的设计，非等向性的所述多个连接垫能提高该半导体装置内连接几何图案的弹性，因此，该半导体装置的对准的容忍度将有所提升。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得更好了解。构成本公开的保护范围标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离相关申请文件所界定的本公开的构思和范围。
附图说明
参阅实施方式与相关申请文件合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1为流程图，例示本公开于一实施例中的半导体装置的制造方法。
图2和图3为剖面图，例示本公开于一实施例中半导体装置的制造方法的部分流程。
图4为俯视图，例示图3中的半导体装置。
图5至图7为剖面图，例示本公开于一实施例中半导体装置的制造方法的部分流程。
图8为俯视图，例示图7中的半导体装置。
图9和图10为剖面图，例示本公开于一实施例中半导体装置的制造方法的部分流程。
图11为俯视图，例示图10中的半导体装置。
图12为剖面图，例示本公开于一实施例中半导体装置的制造方法的部分流程。
图13为俯视图，例示图12中的半导体装置。
图14为剖面图，例示本公开于一实施例中半导体装置的制造方法的部分流程。
图15为俯视图，例示图14中的半导体装置。
图16至图18为剖面图，例示本公开于一实施例中半导体装置的制造方法的部分流程。
图19为俯视图，例示图18中的半导体装置。
图20至图22为剖面图，例示本公开于一实施例中半导体装置的制造方法的部分流程。
图23为俯视图，例示图22中的半导体装置。
图24为剖面图，例示本公开于一实施例中半导体装置的制造方法的部分流程。
图25和图26为剖面图，例示本公开于另一实施例中半导体装置的制造方法的部分流程。
图27为俯视图，例示图26中的半导体装置。
图28为剖面图，例示本公开于一实施例中的半导体装置。
附图标记说明：
10：方法
101：基底
103：隔离结构
105：主动区域
201：字元线
203：底部层
205：中间层
207：顶部层
209：沟渠开口
301：第一掺杂区域
303：第二掺杂区域
401：第一接触插塞
403：第二接触插塞
405：位元线接触插塞
407：覆盖层
409：位元线
411：第一插塞
413：第二插塞
415：底部穿孔
417：导电层
500：电容结构
501：底部电极
503：电容绝缘层
505：顶部电极
507：电容沟渠
601：第一层缘层
603：第二绝缘层
605：第三绝缘层
607：第四绝缘层
609：第五绝缘层
611：第六绝缘层
613：第七绝缘层
700：连接垫层
701：连接垫
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制本领域中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由相关申请文件定义。
在本公开中，半导体装置通常是指可以通过利用半导体特性来起作用的装置。如电光装置、发光显示装置、半导体电路和电子装置都将包括在半导体装置的类别中。
在本公开的说明书的描述中，上方对应于Z轴的箭头方向，下方则对应Z轴的箭头的相反方向。
图1为流程图，例示本公开于一实施例中的半导体装置的制造方法10。图2和图3为剖面图，例示本公开于一实施例中半导体装置的制造方法的部分流程。图4为俯视图，例示图3中的半导体装置。
参照图1和图2，于步骤S11，提供一基底101。该基底101是由硅(silicon)、经掺杂的硅(doped silicon)、硅锗(silicon germanium)、绝缘层上覆硅(silicon oninsulator)、蓝宝石上硅(silicon on sapphire)、绝缘层上覆硅锗(silicon germaniumon insulator)、碳化硅(silicon carbide)、锗(germanium)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷砷化镓(gallium arsenide phosphide)、磷化铟(indiumphosphide)或磷化铟镓(indium gallium phosphide)所形成。
参照图1、图3和图4，于步骤S13，形成多个隔离结构103于该基底101中。于剖面图中，所述多个隔离结构103彼此间分隔设置，且所述多个隔离结构103限定出多个主动区域105。所述多个隔离结构103由一绝缘材料所形成。该绝缘材料例如氧化硅(siliconoxide)、氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)、氧化氮化硅(silicon nitride oxide)、掺杂氟的硅酸盐(fluoride-doped silicate)、或其类似物。于俯视图中，所述多个主动区域105延伸于一相对于第一方向X倾斜的方向。在本公开中，氮氧化硅是指一包含硅、氮及氧的物质，其中氧的比例大于氮的比例。氧化氮化硅是指一包含硅、氮及氧的物质，其中氮的比例大于氧的比例。
图5至图7为剖面图，例示本公开于一实施例中半导体装置的制造方法的部分流程。图8为俯视图，例示图7中的半导体装置。
参照图1、图5至图8，于步骤S15，形成多个字元线201于该基底101中。在所示的实施例中，所述多个字元线201沿着该第一方向X延伸，各字元线201包括一底部层203、一中间层205、一顶部层207与一沟渠开口209。参照图5，在所示的实施例中，执行一微影工艺图形化该基底101以定义将形成所述多个沟渠开口209的位置。于该微影工艺后，执行一蚀刻工艺以形成所述多个沟渠开口209于该基底101中，该蚀刻工艺为非等向性干式蚀刻。参照图6，该蚀刻工艺后，所述多个底部层203对应地形成并贴附于所述多个沟渠开口209的侧壁及底面。所述多个底部层203是由氧化硅、氮化硅、氮氧化硅或氧化氮化硅、或其类似物所形成。
参照图7和图8，所述多个中间层205对应地形成于所述多个底部层203上。所述多个中间层205的顶面低于该基底101的顶面。所述多个中间层205是由经掺杂多晶硅(dopedpolysilicon)、金属(metal)或金属硅化物(metal silicide)所形成，金属硅化物为镍硅化物(nickel silicide)、铂硅化物(platinum silicide)、钛硅化物(titanium silicide)、钼硅化物(molybdenum silicide)、钴硅化物(cobalt silicide)、钽硅化物(tantalumsilicide)、钨硅化物(tungsten silicide)、或其类似物。所述多个顶部层207对应地形成于所述多个中间层205上。所述多个顶部层207的顶面和该基底101的顶面等高。所述多个顶部层207是由氧化硅、氮化硅、氮氧化硅或氧化氮化硅、或其类似物所形成。
图9为剖面图，例示本公开于一实施例中半导体装置的制造方法的部分流程。
参照图1和图9，于步骤S17，多个掺杂区域形成于该基底101的所述多个主动区域105中。于各个主动区域105中，所述多个掺杂区域包括一第一掺杂区域301和多个第二掺杂区域303。该第一掺杂区域301设置于所述多个字元线201中的一相邻对(adjacent pair)之间。所述多个第二掺杂区域303分别设置于所述多个隔离结构103和所述多个字元线201之间。该第一掺杂区域301和所述多个第二掺杂区域303是以一掺质(dopant)掺杂，该掺质为磷(phosphorus)、砷(arsenic)或锑(antimony)。该第一掺杂区域301和所述多个第二掺杂区域303的掺质浓度分别介于约1E17 atoms/cm^3和约1E19 atoms/cm^3之间。
图10为剖面图，例示本公开于一实施例中半导体装置的制造方法的部分流程。图11为俯视图，例示图10中的半导体装置。
参照图1、图10和图11，于步骤S19，形成多个导电特征部件于该基底101的上方。一第一层缘层601形成于该基底101上。该第一层缘层601是由氮化硅、氧化硅、氮氧化硅、未掺杂硅酸盐玻璃(undoped silica glass)、硼硅酸盐玻璃(borosilica glass)、磷硅酸盐玻璃(phosphosilica glass)、硼磷硅酸盐玻璃(borophosphosilica glas)、或其组合所形成，但并不以此为限。所述多个导电特征部件形成于该第一层缘层601中。所述多个导电特征部件包括一第一接触插塞401和多个第二接触插塞403。执行一微影工艺图形化该第一层缘层601以定义将形成所述多个导电特征部件的位置。于该微影工艺后，执行一蚀刻工艺以形成多个接触插塞开口于该第一层缘层601，该蚀刻工艺为非等向性干式蚀刻。于该蚀刻工艺后，经一金属化工艺(metallization)将一导电材料沉积入所述多个接触插塞开口以形成所述多个导电特征部件，该导电材料为铝、铜、钨、钴、或其他适合的金属或金属合金，该金属化工艺为化学气相沉积(chemical vapor deposition)、物理气相沉积(physicalvapor deposition,sputtering)、溅镀(sputtering)、或类似工艺。于该金属化工艺后，执行一平坦化工艺，例如化学机械研磨，以将多余的填料移除，并为后续工艺提供平坦的表面。
更具体地，参照图10和图11，该第一接触插塞401设置于该第一掺杂区域301上并和该第一掺杂区域301电连接。所述多个第二接触插塞403分别设置于所述多个第二掺杂区域303上并分别和所述多个第二掺杂区域303电连接。在所示的实施例中，该第一接触插塞401包括钨。此外，所述多个第二接触插塞403包括钨。当第一接触插塞401的顶面曝露于氧气或空气时，包括钨的第一接触插塞401容易形成缺陷(defect)于该第一接触插塞401的顶面，进而影响到半导体装置的产率。
图12为剖面图，例示本公开于一实施例中半导体装置的制造方法的部分流程。图13为俯视图，例示图12中的半导体装置。
参照图1、图12和图13，于步骤S21，形成多个位元线接触插塞405于该基底101的上方。一第二绝缘层603形成于该第一层缘层601上。该第二绝缘层603可和该第一层缘层601由相同材料所形成，但并不以此为限。执行一微影工艺图形化该第二绝缘层603以定义将形成所述多个位元线接触插塞405的位置。于该微影工艺后，执行一蚀刻工艺以形成多个位元线接触插塞开口于该第二绝缘层603，该蚀刻工艺为非等向性干式蚀刻。该第一接触插塞401的顶面将经由所述多个位元线接触插塞开口而曝露。一清洗工艺可被选择性地执行以移除包括钨的第一接触插塞401顶面的缺陷，该清洗工艺是利用一还原剂(reducingagent)，该还原剂为四氯化钛(titanium tetrachloride)、四氯化钽(tantalumtetrachloride)、或其组合。
参照图12和图13，于清洗工艺后，形成一覆盖层407覆盖所述多个位元线接触插塞开口的侧壁及底面，该覆盖层407包括氮化钨(tungsten nitride)。该覆盖层407避免包括钨的第一接触插塞401的顶面曝露于氧气或空气中；因此，该覆盖层407将能降低包括钨的第一接触插塞401顶面上缺陷的形成。于该蚀刻工艺后，经一金属化工艺将一导电材料沉积入所述多个位元线接触插塞开口以形成所述多个位元线接触插塞405，该导电材料为铝、铜、钨、钴、或其他适合的金属或金属合金，该金属化工艺为化学气相沉积、物理气相沉积、溅镀、或类似工艺。于该金属化工艺后，执行一平坦化工艺，例如化学机械研磨，以将多余的填料移除，并为后续工艺提供平坦的表面。
参照图12和图13，所述多个位元线接触插塞405对应地和该第一接触插塞401电连接，意即，所述多个位元线接触插塞405和该第一掺杂区域301电连接。
图14为剖面图，例示本公开于一实施例中半导体装置的制造方法的部分流程。图15为俯视图，例示图14中的半导体装置。
参照图1、图14和图15，于步骤S23，形成多个位元线409于该基底101的上方。一第三绝缘层605形成于该第二绝缘层603上。该第三绝缘层605可和该第一层缘层601由相同材料所形成，但并不以此为限。执行一微影工艺图形化该第三绝缘层605以定义将形成所述多个位元线409的位置。于该微影工艺后，执行一蚀刻工艺以形成多个位元线沟渠于该第三绝缘层605，该蚀刻工艺为非等向性干式蚀刻。于该蚀刻工艺后，经一金属化工艺将一导电材料沉积入所述多个位元线沟渠以形成所述多个位元线409，该导电材料为铝、铜、钨、钴、或其他适合的金属或金属合金，该金属化工艺为化学气相沉积、物理气相沉积、溅镀、或类似工艺。于该金属化工艺后，执行一平坦化工艺，例如化学机械研磨，以将多余的填料移除，并为后续工艺提供平坦的表面。所述多个位元线接触插塞405位于所述多个位元线409和所述多个主动区域105的相交处(intersections)。
图16为剖面图，例示本公开于一实施例中半导体装置的制造方法的部分流程。
参照图1和图16，于步骤S25，形成多个第一插塞411于该基底101的上方。执行一微影工艺图形化该第三绝缘层605以定义将形成所述多个第一插塞411的位置。于该微影工艺后，执行一蚀刻工艺以形成多个插塞开口穿透该第三绝缘层605和第二绝缘层603，该蚀刻工艺为非等向性干式蚀刻。于该蚀刻工艺后，经一金属化工艺将一导电材料沉积入所述多个插塞开口以形成所述多个第一插塞411，该导电材料为铝、铜、钨、钴、或其他适合的金属或金属合金，该金属化工艺为化学气相沉积、物理气相沉积、溅镀或类似工艺。于该金属化工艺后，执行一平坦化工艺，例如化学机械研磨，以将多余的填料移除，并为后续工艺提供平坦的表面。
图17和图18为剖面图，例示本公开于一实施例中半导体装置的制造方法的部分流程。图19为俯视图，例示图18中的半导体装置。
参照图1、图17至图19，于步骤S27，形成多个连接垫701于该基底101的上方。所述多个连接垫701是由一导电材料所形成，该导电材料为铝、铜、钨、钴或其他适合的金属或金属合金。一连接垫层700形成于该基底101的上方。所述多个连接垫701形成自该连接垫层700。执行一自对准蚀刻工艺(self-aligned etching process)图形化该连接垫层700以形成所述多个连接垫701。通常地，该自对准蚀刻工艺是先形成该连接垫层700于该第三绝缘层605上，且再形成一硬遮罩层于该连接垫层700上，并通过一离子植入工艺(ionimplantation)定义所述多个连接垫701的位置于该硬遮罩层上。接着，通过自对准蚀刻图形化所述多个连接垫701于该硬遮罩层上，而所述多个连接垫701于蚀刻该连接垫层700后形成。具体而言，于该自对准蚀刻工艺后，执行一非等向性蚀刻工艺于该连接垫层700，以形成所述多个连接垫701，所述多个连接垫701于不同的方向的尺寸(dimension)不同。更具体地，两相邻的连接垫701的轴线夹角小于180度；优选地，两相邻的连接垫701的轴线夹角为90度(如图19所示)。非等向性的所述多个连接垫701能提高该半导体装置内连接几何图案的弹性，因此，该半导体装置的对准(alignment)的容忍度(tolerance)将有所提升。
参照图1、图20至图23，于步骤S29，形成多个电容结构500于该基底101的上方。所述多个电容结构500包括多个底部电极501、一电容绝缘层503和一顶部电极505。参照图20和图21，形成多个第二插塞413于该基底101的上方。一第四绝缘层607形成于该第三绝缘层605上。该第四绝缘层607可和该第一层缘层601由相同材料所形成，但并不以此为限。执行一第一微影工艺图形化该第四绝缘层607以定义将形成所述多个第二插塞413的位置。于该第一微影工艺后，执行一蚀刻工艺以形成多个插塞开口于该第四绝缘层607，该蚀刻工艺为非等向性干式蚀刻。于该蚀刻工艺后，经一金属化工艺将一导电材料沉积入所述多个插塞开口以形成所述多个第二插塞413，所述多个第二插塞413形成于所述多个连接垫701的上方，该导电材料为铝、铜、钨、钴、或其他适合的金属或金属合金，该金属化工艺为化学气相沉积、物理气相沉积、溅镀或类似工艺。于该金属化工艺后，执行一平坦化工艺，例如化学机械研磨，以将多余的填料移除，并为后续工艺提供平坦的表面。所述多个第二插塞413形成后，一第五绝缘层609形成于该第四绝缘层607上。该第五绝缘层609可和该第一层缘层601由相同材料所形成，但并不以此为限。执行一第二微影工艺图形化该第五绝缘层609以定义将形成多个电容沟渠507的位置。于该第二微影工艺后，执行一蚀刻工艺以形成所述多个电容沟渠507于该第五绝缘层609中，该蚀刻工艺为非等向性干式蚀刻。所述多个第二插塞413经由所述多个电容沟渠507而曝露。
参照图22，该底部电极501分别对应地形成于所述多个电容沟渠507中，换言之，该底部电极501内凹地形成于该第五绝缘层609中。该底部电极501由经掺杂多晶硅、金属硅化物、铝、铜或钨所形成。该底部电极501分别对应地和所述多个第二插塞413电连接。该电容绝缘层503形成并贴附于该底部电极501的侧壁与底面以及该第五绝缘层609的顶面。该电容绝缘层503为一由高介电常数(high dielectric constant)材料所形成，该高介电常数材料为钛酸锶钡(barium strontium titanate)、钛酸锆铅(lead zirconium titanate)、氧化钛(titanium oxide)、氧化铝(aluminum oxide)、氧化铪(hafnium oxide)、氧化钇(yttrium oxide)、氧化锆(zirconium oxide)、或其类似物。或者，在另一实施例中所示，该电容绝缘层503为一多层结构，该多层结构是由氧化硅、氮化硅和氧化硅所构成。参照图22和图23，该顶部电极505形成并填满所述多个电容沟渠507且覆盖该电容绝缘层503。该顶部电极505是由经掺杂多晶硅、铜或铝所形成。
图24为剖面图，例示本公开于一实施例中半导体装置的制造方法的部分流程。
参照图1和图24，于步骤S31，形成一底部穿孔415和一导电层417于该基底101的上方。一第六绝缘层611形成于该顶部电极505上。该第六绝缘层611可和该第一层缘层601由相同材料所形成，但并不以此为限。执行一微影工艺图形化该第六绝缘层611以定义将形成该底部穿孔415的位置。于该微影工艺后，执行一蚀刻工艺以形成一底部穿孔开口于该第六绝缘层611中，该蚀刻工艺为非等向性干式蚀刻。于该蚀刻工艺后，经一金属化工艺将一导电材料沉积入该底部穿孔开口以形成该底部穿孔415于该第六绝缘层611，该导电材料为铝、铜、钨、钴、或其他适合的金属或金属合金，该金属化工艺为化学气相沉积、物理气相沉积、溅镀、或类似工艺。于该金属化工艺后，执行一平坦化工艺，例如化学机械研磨，以将多余的填料移除，并为后续工艺提供平坦的表面。于形成该底部穿孔415后，一第七绝缘层613形成于该第第六绝缘层611上。该第七绝缘层613可和该第一层缘层601由相同材料所形成，但并不以此为限。执行一微影工艺于该第七绝缘层613以定义将形成该导电层417的位置。于该微影工艺后，执行一蚀刻工艺以形成一导电层沟渠于该第七绝缘层613，该蚀刻工艺为非等向性干式蚀刻。该底部穿孔415的顶面是经由该导电沟渠而曝露。接着，经一金属化工艺将一导电材料沉积入该导电层沟渠以形成该导电层417，该导电材料为铝、铜、钨、钴、或其他适合的金属或金属合金，该金属化工艺为化学气相沉积、物理气相沉积、溅镀、或类似工艺。
所述多个连接垫701是作为高深宽比率(aspect ratio)的电连接的中继站(relaystation)，例如连接该第一插塞411和该第二插塞413。
在所示的其他实施例中，参照图1和图25至图28，所述多个连接垫701形成于该第一层缘层601上。该连接垫层700形成于该基底101的上方。所述多个连接垫701形成自该连接垫层700。执行一自对准蚀刻工艺图形化该连接垫层700以形成所述多个连接垫701。通常地，该自对准蚀刻工艺是先形成该连接垫层700于该第一层缘层601上，且再形成一硬遮罩层于该连接垫层700上，并通过一离子植入工艺定义所述多个连接垫701的位置于该硬遮罩层上。接着，通过自对准蚀刻图形化所述多个连接垫701于该硬遮罩层上，而所述多个连接垫701于蚀刻该连接垫层700后形成。具体而言，执行该自对准蚀刻工艺于该连接垫层700以形成所述多个连接垫701，所述多个连接垫701于不同的方向的尺寸不同。更具体地，两相邻的连接垫701的轴线夹角小于180度；优选地，两相邻的连接垫701的轴线夹角为90度。非等向性的所述多个连接垫701能提高该半导体装置内连接几何图案的弹性，因此，该半导体装置的对准的容忍度将有所提升。
参照图28，该半导体装置包括一基底101、多个隔离结构103、多个字元线201、多个掺杂区域、多个绝缘层、多个导电特征部件、多个位元线接触插塞405、一第一覆盖层407、多个位元线409、多个第一插塞411、一底部穿孔413、多个连接垫701、一底部穿孔415、一导电层417及多个电容结构500。需要注意的是，在本公开中，所述多个导电特征部件可视为该第一接触插塞401、该第二接触插塞403及该底部穿孔415，但并不以此为限。
参照图28，所述多个隔离结构103设置于该基底101中且彼此间分离设置。所述多个隔离结构103限定出多个主动区域105(于图28中仅示出一个主动区域105)。所述多个字元线201设置于该基底101中且彼此间分离设置。各字元线201包括一底部层203、一中间层205和一顶部层207。所述多个底部层203分别内凹地设置于该基底101中。所述多个中间层205分别对应地设置于所述多个底部层203上。所述多个中间层205的顶面低于该基底101的顶面。所述多个顶部层207分别对应地设置于所述多个中间层205上。所述多个顶部层207的顶面是和该基底101的顶面等高。
参照图28，所述多个掺杂区域分别对应地设置于该基底101的所述多个主动区域105中。各掺杂区域包括一第一掺杂区域301和多个第二掺杂区域303。于对应的主动区域105中，该第一掺杂区域301设置于所述多个字元线201中一相邻对之间。所述多个第二掺杂区域303分别设置于所述多个隔离结构103和所述多个字元线201之间。
参照图28，所述多个绝缘层设置于该基底101的上方。所述多个绝缘膜包括一第一层缘层601、一第二绝缘层603、一第三绝缘层605、一第四绝缘层607、一第五绝缘层609、一第六绝缘层611和一第七绝缘层613。该第一层缘层601设置于该基底101上。所述多个导电特征部件设置于该第一层缘层601中。所述多个导电特征部件包括该第一接触插塞401和所述多个第二接触插塞403。该第一接触插塞401设置于该第一掺杂区域301上并和该第一掺杂区域301电连接。所述多个第二接触插塞403分别设置于所述多个第二掺杂区域303上并分别和所述多个第二掺杂区域303电连接。在所示的实施例中，该第一接触插塞401包括钨。
参照图28，该第二绝缘层603设置于该第一层缘层601上。所述多个位元线接触插塞405设置于该第二绝缘层603中。(于图28中仅示出一个位元线接触插塞405)该覆盖层407设置于该第二绝缘层603中，并设置在该连接垫701的顶面上(于图28中仅示出一个连接垫701)；换言之，该覆盖层407设置于对应的位元线接触插塞405和该连接垫701之间。此外，该覆盖层407贴设于所述多个位元线接触插塞405的侧壁。该覆盖层407包括氮化钨。
参照图28，该第三绝缘层605设置于该第二绝缘层603上。所述多个位元线409设置于该第三绝缘层605中，且设置于所述多个位元线接触插塞405和该覆盖层407上。(于图28中仅示出一个位元线409)所述多个第一插塞411穿设该第三绝缘层605和该第二绝缘层603。所述多个第一插塞411分别对应地和所述多个第二接触插塞403电连接。该第四绝缘层607设置于该第三绝缘层605上。该连接垫701设置于该第二绝缘层603中，其中该连接垫701设置于该覆盖层407下。
参照图28，该第五绝缘层609设置于该第四绝缘层607上。所述多个电容结构500设置于该第五绝缘层609中。所述多个电容结构500包括多个底部电极501、一电容绝缘层503和一顶部电极505。所述多个底部电极501设置于该第五绝缘层609中。该电容绝缘层503设置于所述多个底部电极501上。该顶部电极505设置于该电容绝缘层503上。
参照图28，该第六绝缘层611设置于该顶部电极505上。该底部穿孔415设置于该第六绝缘层611中，并和该顶部电极505电连接。该底部穿孔415包括钨。该第七绝缘层613设置于该第六绝缘层611上。该导电层417设置于该第七绝缘层613中，并位于该底部穿孔415的上方。
本公开的一方面公开一种半导体装置，其包括一基底、多个导电特征部件设置于该基底的上方、多个连接垫设置于该基底的上方、一覆盖层设置于该基底的上方及多个电容结构设置于该基底的上方，其中两相邻的连接垫的轴线夹角小于180度。
本公开的另一方面提供一半导体装置的制造方法，其包括提供一基底、形成多个导电特征部件于该基底的上方、形成一覆盖层于该基底的上方以及形成多个连接垫于该基底的上方，其中两相邻的连接垫的轴线夹角小于180度。
由于本公开的半导体装置的设计，非等向的所述多个连接垫701能提高该半导体装置内连接几何图案的弹性，因此，该半导体装置的对准的容忍度将有所提升。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离相关申请文件所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本公开的权利要求内。

Claims (20)

1.一种半导体装置，包括：
一基底；
多个导电特征部件设置于该基底的上方；
多个连接垫设置于该基底的上方，其中两相邻的连接垫的轴线夹角小于180度；
一覆盖层设置于该基底的上方；
多个电容结构设置于该基底的上方。
2.如权利要求1所述的半导体装置，其中所述多个导电特征部件设置于所述多个电容结构的下方。
3.如权利要求1所述的半导体装置，其中所述多个导电特征部件设置于所述多个电容结构的上方。
4.如权利要求1所述的半导体装置，还包括多个字元线及一第一掺杂区域，所述多个字元线设置于该基底中，该第一掺杂区域设置于所述多个字元线中一相邻对之间，其中所述多个导电特征部件中的一者设置于该第一掺杂区域上。
5.如权利要求4所述的半导体装置，其中所述多个连接垫中的一者设置于多个位元线中的一者及该第一掺杂区域之间。
6.如权利要求4所述的半导体装置，还包括多个隔离结构设置于该基底中，其中所述多个隔离结构彼此间分隔设置，且所述多个隔离结构限定出多个主动区域于该基底中。
7.如权利要求1所述的半导体装置，还包括多个第二掺杂区域及多个主动区域，其中每一个主动区域和两字元线相交，且所述多个第二掺杂区域设置于该两字元线及多个隔离结构之间。
8.如权利要求7所述的半导体装置，其中所述多个连接垫设置于所述多个电容结构及所述多个第二掺杂区域之间。
9.如权利要求6所述的半导体装置，其中所述多个字元线中的二者沿一第一方向延伸，而所述多个主动区域沿一相对于该第一方向倾斜的方向延伸。
10.如权利要求1所述的半导体装置，还包括多个位元线接触插塞及多个位元线，所述多个位元线接触插塞设置于该基底的上方，所述多个位元线设置于该基底的上方，其中所述多个位元线接触插塞中的一者设置于该覆盖层上并设置于所述多个位元线中的一者的下方。
11.如权利要求1所述的半导体装置，其中所述多个电容结构包括多个电容底部电极内凹地设置于该基底的上方、一电容绝缘层设置于所述多个电容底部电极上和一电容顶部电极设置于该电容绝缘层上。
12.一种半导体装置的制造方法，包括：
提供一基底；
形成多个导电特征部件于该基底的上方；
形成一覆盖层于该基底的上方；
形成多个连接垫于该基底的上方，其中两相邻的连接垫的轴线夹角小于180度。
13.如权利要求12所述的半导体装置的制造方法，还包括形成多个电容结构于该基底的上方。
14.如权利要求13所述的半导体装置的制造方法，其中所述多个导电特征部件形成于所述多个电容结构的下方。
15.如权利要求13所述的半导体装置的制造方法，其中所述多个导电特征部件形成于所述多个电容结构的上方。
16.如权利要求12所述的半导体装置的制造方法，还包括形成多个字元线及一第一掺杂区域，所述多个字元线形成于该基底中，该第一掺杂区域形成于所述多个字元线中一相邻对之间，其中该导电特征部件中的一者形成于该第一掺杂区域上。
17.如权利要求16所述的半导体装置的制造方法，其中所述多个连接垫中的一者形成于多个位元线中的一者及该第一掺杂区域之间。
18.如权利要求12所述的半导体装置的制造方法，还包括形成多个位元线接触插塞及多个位元线，其中所述多个位元线接触插塞中的一者形成于该覆盖层上并形成于所述多个位元线中的一者的下方。
19.如权利要求13所述的半导体装置的制造方法，其中所述多个电容结构包括多个电容底部电极内凹地形成于该基底的上方、一电容绝缘层形成于所述多个电容底部电极上和一电容顶部电极形成于该电容绝缘层上。
20.如权利要求12所述的半导体装置的制造方法，其中所述多个连接垫形成于多个电容结构及多个第二掺杂区域之间。
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