CN108962893A - 动态随机存取存储器及其制造方法 - Google Patents

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Abstract

本发明提供一种动态随机存取存储器，包括：基底、位线、电容器接触窗、介电结构、电容器以及着陆垫。位线位于基底上。电容器接触窗位于所述位线旁。电容器接触窗的上表面高于位线的上表面，使得电容器接触窗的上侧壁外露于位线。介电结构位于位线的上表面上，并延伸至电容器接触窗的上侧壁的一部分。电容器位于电容器接触窗上。着陆垫至少覆盖电容器接触窗的上表面的一部分。着陆垫与电容器接触窗之间的接触面积大于着陆垫与电容器之间的接触面积。

Description

动态随机存取存储器及其制造方法
技术领域
本发明涉及一种存储器及其制造方法，尤其涉及一种动态随机存取存储器及其制造方法。
背景技术
动态随机存取存储器(DRAM)属于为一种易失性存储器，其各存储单元主要是由一个晶体管与一个由晶体管所操控的电容器所构成，且电性连接至对应的位线(Bit line)与字线(word line)。
随着科技的进步，各类电子产品皆朝向轻薄短小的趋势发展。然而，在这种趋势之下，DRAM的关键尺寸亦逐渐缩小，其导致DRAM中的电容器接触窗与电容器之间的接触电阻增加，进而降低可靠度。一旦电容器接触窗与电容器之间的对准发生失误时，接触电阻增加的问题将变得更加恶化。因此，如何降低电容器接触窗与电容器之间的接触电阻，将变成相当重要的一门课题。
发明内容
本发明提供一种动态随机存取存储器及其制造方法，其可以增加电容器接触窗与电容器之间的接触面积，以降低电容器接触窗与电容器之间的接触电阻。
本发明提供一种动态随机存取存储器及其制造方法，其可增加电容器接触窗与电容器之间的叠对裕度(overlay margin)，以提升动态随机存取存储器的良率与可靠度。
本发明提供一种动态随机存取存储器，包括：
基底、位线、电容器接触窗、介电结构、电容器以及着陆垫。位线位于基底上。电容器接触窗位于位线旁。电容器接触窗的上表面高于位线的上表面，使得电容器接触窗的上侧壁外露于位线。介电结构位于位线的上表面上，并延伸至电容器接触窗的上侧壁的一部分。电容器位于电容器接触窗上并与电容器接触窗电性连接。着陆垫位于电容器接触窗与电容器之间，以电性连接电容器接触窗与电容器。着陆垫至少覆盖电容器接触窗的上表面的一部分。着陆垫与电容器接触窗之间的接触面积大于着陆垫与电容器之间的接触面积。
本发明提供一种动态随机存取存储器的制造方法，包括：
在基底上形成多个位线。在两位线之间形成电容器接触窗。各电容器接触窗的上表面高在各位线的上表面，使得多个凹陷分别形成在两电容器接触窗之间的位线上。在基底上形成第一衬层，第一衬层共形地覆盖电容器接触窗的上表面以及凹陷。在第一衬层上形成第二衬层，且所述第二衬层填入凹陷中。在第二衬层上形成介电层。在第一衬层中形成多个第一开口，并于介电层以及第二衬层中形成多个第二开口。第二开口分别位于第一开口上并与第一开口连通。各第一开口暴露出所对应的电容器接触窗的上表面的一部分且各第一开口的宽度大于各第二开口的宽度。在第一开口中形成多个着陆垫。在第二开口中形成多个电容器。各着陆垫与所对应的电容器接触窗之间的接触面积大于各着陆垫与所对应的电容器之间的接触面积。
基于上述，本发明提供一种动态随机存取存储器及其制造方法，其在电容器接触窗的表面上形成衬层，并通过加宽蚀刻处理，移除衬层的一部分，以在电容器接触窗的表面上形成着陆垫。着陆垫覆盖电容器接触窗的上表面，并延伸覆盖至电容器接触窗的上侧壁的一部分，以增加电容器接触窗与电容器之间的接触面积，进而降低电容器接触窗与电容器之间的接触电阻。如此一来，即使电容器接触窗与电容器之间的对准发生失误，也能够维持低的接触电阻。因此，本发明可增加电容器接触窗与电容器之间的叠对裕度，并提升动态随机存取存储器的良率与可靠度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是依照本发明的第一实施例的一种动态随机存取存储器的上视示意图。
图2A是图1的A-A'切线的剖面示意图。
图2B是图1的B-B'切线的剖面示意图。
图3A至图3F是沿着图1的A-A'切线的动态随机存取存储器的制造流程的剖面示意图。
图4是依照本发明的第二实施例的一种动态随机存取存储器的剖面示意图。
图5是依照本发明的第三实施例的一种动态随机存取存储器的剖面示意图。
具体实施方式
参照本实施例的附图以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述之实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的元件，以下段落将不再一一赘述。
图1是依照本发明的第一实施例的一种动态随机存取存储器的上视示意图。图2A是图1的A-A'切线的剖面示意图。图2B是图1的B-B'切线的剖面示意图。本实施例的动态随机存取存储器10包括基底100、多个位线102a、多个电容器接触窗112、多个电容器130、多个位线接触窗206、多个介电结构117及多个着陆垫128。
位线102a位于基底100上。这些位线102a沿着第二方向D2间隔地排列，且分别沿着第一方向D1延伸。动态随机存取存储器10还包括位于基底100中的字线组202。这些字线组202沿着第一方向D1间隔地排列，且分别沿着第二方向D2延伸。各字线组202包括两个埋入式字线202a、202b。第一方向D1与第二方向D2不同。在一实施例中，第一方向D1与第二方向D2实质上彼此垂直。基底100的有源区AA配置成带状且排列成一阵列。在一些实施例中，有源区AA配置成两个有源区行R1、R2。两个有源区行R1、R2可呈镜像配置。然而，本发明不为此限。在其他实施例中，两个有源区行R1、R2也可以是相同配置。各有源区AA具有长边L1与短边L2。长边L1横跨过相对应的字线组202(也即两个埋入式字线202a、202b)。另外，各有源区AA与所对应的位线102a的重叠处具有位线接触窗206。因此，各位线102a可通过位线接触窗206与所对应的掺杂区(未示出)电性连接，其中掺杂区位于两个埋入式字线202a、202b之间。另外，虽然图1中所示出的位线接触窗206为矩形，但实际上形成的接触窗会略呈圆形，且其大小可依工艺需求来设计。
电容器接触窗112位于有源区AA的短边L2上。另一方面来看(也即沿着第二方向D2)，电容器接触窗112分别配置于位线102a之间或是配置在位线102a旁。详细地说，电容器接触窗112排列成多数列与多数行，所述列沿着第二方向D2排列，而所述行沿着第一方向D1排列。电容器130分别位于电容器接触窗112上，并与电容器接触窗112电性连接。
如图2A所示，动态随机存取存储器10更包括位于基底100中的隔离结构101。如图2B所示，隔离结构101的底面低于字线组202(也就是两个埋入式字线202a、202b)的底面。详细地说，隔离结构101与有源区AA沿着A-A'切线交替排列。位线102a与电容器接触窗112亦沿着A-A'切线交替排列。电容器接触窗112的上部自位线102a之间的空间突出，使得各电容器接触窗112的上部的两侧壁(以下称为各电容器接触窗112的上侧壁112S)外露于位线102a。即，电容器接触窗112的上表面112U高于位线102a的上表面102U’。在一些实施例中，电容器接触窗112的上表面112U与位线102a的上表面102U’之间的高度差H为10nm至50nm。
介电结构117分别位于位线102a的上表面102U’上。介电结构117延伸并完全覆盖电容器接触窗112的上侧壁112S。具体来说，介电结构117包括第一衬层118b与第二衬层120a。第二衬层120a位于第一衬层118b上。如图2A所示，第一衬层118b共形地形成并完全覆盖电容器接触窗112的上侧壁112S，其中电容器接触窗112的上侧壁112S凸出于位线102a的上表面102U’。另外，第一衬层118b更延伸至位线102a的上表面102U’。因此，第一衬层118b以U字形的形式配置在一个位线102a与相邻两个电容器接触窗112之间的空间中。第二衬层120a填入所述空间，使得介电结构117的上部高于电容器接触窗112的上部。此外，介电结构117亦高于着陆垫128。在一些实施例中，第一衬层118b的材料与第二衬层120a的材料不同。举例来说，第一衬层118b可以是氧化物层，第二衬层120a可以是氮化物层。在一实施例中，第一衬层118b可包括氧化硅，第二衬层120a可包括氮氧化硅。在一较佳实施例中，第一衬层118b可包括氧化硅，第二衬层120a可包括氮化硅。然而，本发明并不以此为限。
着陆垫128分别位于电容器接触窗112上。在一实施例中，着陆垫128完全覆盖电容器接触窗112的上表面112U，并延伸覆盖第一衬层118b的上表面118U。在此情况下，第一衬层118b的上表面118U与电容器接触窗112的上表面112U为共平面。
电容器130分别位于着陆垫128上。着陆垫128分别位于电容器接触窗112与电容器130之间，以电性连接电容器接触窗112与电容器130。电容器130可以是杯状结构，其配置在第二衬层120a与介电层122中。由于电容器130的高深宽比，因此，第二衬层120a中的电容器130具有渐缩底部(taper bottom)。
值得注意的是，着陆垫128与电容器接触窗112之间的接触面积LC大于着陆垫128与电容器130之间的接触面积UC。换言之，着陆垫128可扩大或增加电容器接触窗112与电容器130之间的接触面积，以减少电容器接触窗112与电容器130之间的接触电阻。在一实施例中，着陆垫128可以是矩形。着陆垫128的上表面(或下表面)大于电容器接触窗112的上表面112U，亦大于电容器130的下表面130L。
图3A至图3F是沿着图1的A-A'切线的动态随机存取存储器的制造流程的剖面示意图。
请参照图3A，本发明提供一种动态随机存取存储器10的制造方法，其步骤如下。首先，提供基底100。在一实施例中，基底100可以是半导体基底、半导体化合物基底或绝缘体上有硅(SOI)基底。
接着，在基底100中形成隔离结构101。在一些实施例中，隔离结构101的材料包括氧化硅、高密度电浆氧化物、旋涂式氧化硅、低介电常数介电材料或其组合。隔离结构101可以是浅沟渠隔离(STI)结构、深沟渠隔离(DTI)结构或其组合。
之后，在隔离结构101上分别形成位线102。具体来说，各位线102包括依序堆叠的介电层104、导体层106以及盖层108。在本实施例中，介电层104可包括氧化硅，其形成方法包括化学气相沉积法(CVD)、热氧化法等。导体层106可包括钨，其形成方法包括CVD、物理气相沉积法(PVD)等。盖层108可包括氮化硅，其形成方法包括CVD。位线102更包括间隙壁110，其配置于位线102的侧壁上。间隙壁110可包括氧化硅、氮化硅或其组合。
在两位线102之间的有源区AA上分别形成电容器接触窗112。具体来说，电容器接触窗112包括第一部分112a与位于第一部分112a上的第二部分112b。第一部分112a包括多晶硅、硅锗(SiGe)、碳化硅(SiC)或其组合，其形成方法包括CVD、外延成长工艺等。第二部分112b包括导体层114与阻障层116。阻障层116配置于导体层114与第一部分112a之间。阻障层116可包括氮化钛(TiN)、氮化钽(TaN)或其组合，其形成方法包括CVD。导体层114可包括钨(W)，其形成方法包括CVD、PVD等。在一些实施例中，第一部分112a的材料与第二部分112b的材料不同。如图2A所示，在平坦化工艺后，位线102的上表面102U与电容器接触窗112的上表面112U共平面。
请参照图3A与图3B，移除部分位线102，使得电容器接触窗112高于剩余的位线102a。也就是说，电容器接触窗112的上表面112U高于位线102a的上表面102U’，使得凹陷R形成在相邻两个电容器接触窗112之间的位线102a上。在一些实施例中，电容器接触窗112的上表面112U与位线102a的上表面102U’之间的高度差H为10nm至50nm。
请参照图3B与图3C，在基底100上形成第一衬层118。详细地说，第一衬层118共形地覆盖电容器接触窗112的上表面112U与凹陷R。在第一衬层118上形成第二衬层120，使得第二衬层120填满凹陷R。在一些实施例中，第一衬层118的材料与第二衬层120的材料不同。举例来说，第一衬层118可包括氧化硅，其形成方法可以是CVD。第二衬层120可包括氮化硅，其形成方法可以是CVD。
请参照图3C与图3D，在形成第二衬层120之后，在第二衬层120上形成介电层122。在一些实施例中，介电层122可包括氧化硅、氮化硅或其组合，其形成方法可以是CVD。在另一实施例中，模板层可用以替代介电层122，所述模板层包括多晶硅。在替代实施例中，介电层122的蚀刻速率与第一衬层118a的蚀刻速率不同。之后，在进行蚀刻工艺时，在第一衬层118a中形成多个开口124a，在第二衬层120a中形成多个开口124b，在介电层122中形成多个开口124c。开口124a、124c、124b彼此互相连通以形成开口124。开口124暴露出电容器接触窗112的上表面112U的一部分。如图3D所示，包括开口124a、124c、124b的开口124可以是具有渐缩宽度的杯状开口。也就是说，第一衬层118a中的开口124a的宽度W1小于第二衬层120a中的开口124b的宽度W2，而第二衬层120a中的开口124b的宽度W2不大于介电层122中的开口124c的宽度W3。然而，本发明不以此为限。在其他实施例中，开口124可以是具有一致的宽度的凹槽。换言之，第一衬层118a中的开口124a的宽度W1、第二衬层120a中的开口124b的宽度W2以及介电层122中的开口124c的宽度W3实质上相同。在一些实施例中，所述蚀刻工艺包括干式蚀刻工艺。所述干式蚀刻工艺可以是反应性离子蚀刻(RIE)工艺。
请参照图3D与图3E，进行加宽蚀刻处理，以移除外露于开口124a的第一衬层118a的一部分，使得第一衬层118b中的开口124a’的宽度W1’大于第二衬层120a中的开口124b的宽度W2以及介电层122中的开口124c的宽度W3。在一些实施例中，加宽蚀刻处理包括将氢氟酸或稀释氢氟酸的蚀刻液倒入开口124中。依据蚀刻选择性，第一衬层118a比第二衬层120a、介电层122以及电容器接触窗112更容易被移除。如图3E所示，开口124a’完全暴露出电容器接触窗112的上表面112U，使得第一衬层118b的上表面118U与电容器接触窗112的上表面112U为共平面。
请参照图3E与图3F，在开口124a’中形成着陆垫128。接着，在开口124b、124c中形成电容器130，使得电容器130与着陆垫128连接。详细地说，各电容器130包括下电极、上电极及电容介电层(未示出)。电容介电层位于下电极与上电极之间。在一实施例中，下电极与上电极的材料可例如是TiN、TaN、W、TiW、Al、Cu、金属硅化物、Ru或Pt。电容介电层可包括高介电常数材料，其可例如是Ta2O5、Al2O3、HfO2或TiO2。着陆垫128可例如是TiN、TaN、W、TiW、Al、Cu、金属硅化物、Ru或Pt。
图4是依照本发明的第二实施例的一种动态随机存取存储器的剖面示意图。在第二实施例中，构件与第一实施例相同者，以相同的标号来表示，并省略其说明。以下仅针对差异点做说明。
请参照图4，动态随机存取存储器20的着陆垫228完全覆盖电容器接触窗112的上表面112U，且更延伸至覆盖电容器接触窗112的上侧壁，以增加着陆垫228与电容器接触窗112之间的接触面积。如图4所示，着陆垫228可以是倒U字形。在一些实施例中，第一衬层218的上表面218U低于电容器接触窗112的上表面112U。
图5是依照本发明的第三实施例的一种动态随机存取存储器的剖面示意图。在第三实施例中，构件与第一实施例相同者，以相同的标号来表示，并省略其说明。以下仅针对差异点做说明。
请参照图5，动态随机存取存储器30的电容器130偏移电容器接触窗112的中心，且着陆垫328不对称地延伸覆盖电容器接触窗112的上侧壁的一部分。根据图5所显示的剖面，电容器接触窗112的上侧壁的一部分被着陆垫328与第一衬层318所覆盖，电容器接触窗112的上侧壁的另一部分仅被第一衬层318所覆盖。藉此，用以导通电容器接触窗112与电容器130的着陆垫328的面积可以被维持。也就是说，即使电容器130对不准，也能够维持电容器130与电容器接触窗112之间的低的接触电阻。如此一来，电容器接触窗112与电容器130之间的叠对裕度便可增加，并提升本发明的动态随机存取存储器的良率与可靠度。
综上所述，本发明提供一种动态随机存取存储器及其制造方法，其在电容器接触窗的表面上形成衬层，并通过加宽蚀刻处理，移除衬层的一部分，以在电容器接触窗的表面上形成着陆垫。在一实施例中，着陆垫可进一步延伸覆盖至电容器接触窗的上侧壁的至少一部分，以增加电容器接触窗与电容器之间的接触面积，进而降低电容器接触窗与电容器之间的接触电阻。如此一来，即使电容器产生对准失误，也能够维持低的接触电阻。因此，本发明可增加电容器接触窗与电容器之间的叠对裕度，并提升动态随机存取存储器的良率与可靠度。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (16)

1.一种动态随机存取存储器，其特征在于，包括：
位线，位于基底上；
电容器接触窗，位于所述位线旁，其中所述电容器接触窗的上表面高于所述位线的上表面，使得所述电容器接触窗的上侧壁外露于所述位线；
介电结构，位于所述位线的所述上表面上，并延伸至所述电容器接触窗的所述上侧壁的一部分；
电容器，位于所述电容器接触窗上并与所述电容器接触窗电性连接；以及
着陆垫，位于所述电容器接触窗与所述电容器之间，以电性连接所述电容器接触窗与所述电容器，所述着陆垫至少覆盖所述电容器接触窗的所述上表面的一部分，其中所述着陆垫与所述电容器接触窗之间的接触面积大于所述着陆垫与所述电容器之间的接触面积。
2.根据权利要求1所述的动态随机存取存储器，其特征在于，所述着陆垫完全覆盖所述电容器接触窗的所述上表面。
3.根据权利要求2所述的动态随机存取存储器，其特征在于，所述介电结构完全覆盖所述电容器接触窗的所述上侧壁。
4.根据权利要求2所述的动态随机存取存储器，其特征在于，所述着陆垫还延伸覆盖所述电容器接触窗的所述上侧壁的另一部分。
5.根据权利要求4所述的动态随机存取存储器，其特征在于，所述电容器偏移所述电容器接触窗的中心，且所述着陆垫不对称地覆盖所述电容器接触窗的所述上侧壁的所述另一部分。
6.根据权利要求1所述的动态随机存取存储器，其特征在于，所述位线的数量为多个，所述电容器接触窗的数量为多个，所述电容器的数量为多个，所述电容器接触窗分别位于所述位线之间。
7.根据权利要求1所述的动态随机存取存储器，其特征在于，所述介电结构包括第一衬层与位于所述第一衬层上的第二衬层，所述第一衬层的材料与所述第二衬层的材料不同。
8.根据权利要求7所述的动态随机存取存储器，其特征在于，所述第一衬层包括氧化硅，所述第二衬层包括氮化硅。
9.根据权利要求1所述的动态随机存取存储器，其特征在于，所述介电结构的上表面高于所述着陆垫的上表面。
10.根据权利要求1所述的动态随机存取存储器，其特征在于，所述电容器接触窗的所述上表面与所述位线的所述上表面之间的高度差为10nm至50nm。
11.一种动态随机存取存储器的制造方法，其特征在于，包括：
在基底上形成多个位线；
在所述位线之间分别形成多个电容器接触窗，其中各所述电容器接触窗的上表面高于各所述位线的上表面，使得多个凹陷分别形成于所述电容器接触窗之间的所述位线上；
在所述基底上形成第一衬层，所述第一衬层共形地覆盖所述电容器接触窗的所述上表面以及所述凹陷；
在所述第一衬层上形成第二衬层，所述第二衬层填入所述凹陷中；
在所述第二衬层上形成介电层；
在所述第一衬层中形成多个第一开口，并在所述介电层以及所述第二衬层中形成多个第二开口，所述第二开口分别位于所述第一开口上并与所述第一开口连通，其中各所述第一开口暴露出所对应的电容器接触窗的所述上表面的一部分且各所述第一开口的宽度大于各所述第二开口的宽度；
在所述第一开口中形成多个着陆垫；以及
在所述第二开口中形成多个电容器，其中各所述着陆垫与所对应的电容器接触窗之间的接触面积大于各所述着陆垫与所对应的电容器之间的接触面积。
12.根据权利要求11所述的动态随机存取存储器的制造方法，其特征在于，形成所述第一开口与所述第二开口的步骤，包括：
进行蚀刻工艺，以在所述介电层、所述第二衬层以及所述第一衬层中形成宽度一致或宽度渐缩的多个第三开口；以及
进行加宽蚀刻处理，以移除外露于所述第三开口的所述第一衬层的一部分。
13.根据权利要求12所述的动态随机存取存储器的制造方法，其特征在于，所述蚀刻工艺包括干式蚀刻工艺，所述加宽蚀刻处理包括使用氢氟酸或稀释氢氟酸的蚀刻液。
14.根据权利要求11所述的动态随机存取存储器的制造方法，其特征在于，所述第一开口完全暴露所述电容器接触窗的所述上表面，使得所述第一衬层的上表面与所述电容器接触窗的所述上表面共平面。
15.根据权利要求11所述的动态随机存取存储器的制造方法，其特征在于，所述第一开口完全暴露所述电容器接触窗的所述上表面以及所述电容器接触窗的上侧壁的一部分，使得所述第一衬层的所述上表面低于所述电容器接触窗的所述上表面。
16.根据权利要求11所述的动态随机存取存储器的制造方法，其特征在于，各所述第二开口偏移所对应的电容器接触窗的中心，使得各所述第一开口仅暴露出所对应的电容器接触窗的上侧壁的一部分。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112563236A (zh) * 2019-09-25 2021-03-26 南亚科技股份有限公司 半导体装置及其制造方法
CN112951770A (zh) * 2021-04-15 2021-06-11 长鑫存储技术有限公司 存储器的制作方法及存储器
CN113097144A (zh) * 2021-03-30 2021-07-09 长鑫存储技术有限公司 半导体结构及其制备方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI695485B (zh) * 2019-03-12 2020-06-01 華邦電子股份有限公司 埋入式字元線結構
TWI702711B (zh) * 2019-07-04 2020-08-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造方法
TWI723848B (zh) * 2020-04-17 2021-04-01 華邦電子股份有限公司 記憶體結構及其製造方法
US11444087B2 (en) * 2020-04-24 2022-09-13 Nanya Technology Corporation Semiconductor memory device with air gaps for reducing capacitive coupling and method for preparing the same
US11121135B1 (en) * 2020-05-15 2021-09-14 Winbond Electronics Corp. Structure of memory device
US11342332B2 (en) 2020-06-23 2022-05-24 Winbond Electronics Corp. Memory structure and manufacturing method therefor
US11367718B1 (en) * 2020-12-16 2022-06-21 Winbond Electronics Corp. Layout for measuring overlapping state
TWI757193B (zh) * 2021-05-28 2022-03-01 華邦電子股份有限公司 半導體記憶體結構及其形成方法
TWI761223B (zh) * 2021-06-02 2022-04-11 華邦電子股份有限公司 動態隨機存取記憶體及其製造方法
TWI808525B (zh) * 2021-11-05 2023-07-11 力晶積成電子製造股份有限公司 動態隨機存取記憶體結構及其製造方法
US11839072B2 (en) 2022-04-08 2023-12-05 Nanya Technology Corporation Method for preparing semiconductor device with T-shaped landing pad structure
US11830812B2 (en) 2022-04-08 2023-11-28 Nanya Technology Corporation Semiconductor device with T-shaped landing pad structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101055871A (zh) * 2006-04-13 2007-10-17 尔必达存储器股份有限公司 半导体存储器件
US20080121960A1 (en) * 2006-11-24 2008-05-29 Elpida Memory, Inc. Semiconductor device and method of forming the same
US20090085083A1 (en) * 2007-10-02 2009-04-02 Samsung Electronics Co., Ltd. Semiconductor memory device and method of forming the same
US20100148236A1 (en) * 2008-12-16 2010-06-17 Elpida Memory, Inc. Semiconductor device and manufacturing method thereof

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000077622A (ja) 1998-08-31 2000-03-14 Texas Instr Inc <Ti> 半導体記憶装置及びその製造方法
GB2341483B (en) 1998-09-11 2003-10-01 Siemens Plc Improved process for dram cell production
US6340615B1 (en) 1999-12-17 2002-01-22 International Business Machines Corporation Method of forming a trench capacitor DRAM cell
US7238609B2 (en) * 2003-02-26 2007-07-03 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor device
KR101168606B1 (ko) * 2007-07-18 2012-07-30 삼성전자주식회사 반도체 장치의 배선 구조물 및 이의 형성 방법
KR101602451B1 (ko) * 2010-01-22 2016-03-16 삼성전자주식회사 콘택 플러그를 갖는 반도체소자의 형성방법 및 관련된 소자
JP2013143423A (ja) * 2012-01-10 2013-07-22 Elpida Memory Inc 半導体装置及びその製造方法
KR20130103908A (ko) * 2012-03-12 2013-09-25 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체 장치 및 그 제조방법
KR101997153B1 (ko) * 2013-04-01 2019-07-05 삼성전자주식회사 밸런싱 커패시터를 갖는 반도체 소자 및 그 형성 방법
KR101978969B1 (ko) * 2013-06-17 2019-05-17 삼성전자주식회사 반도체 소자
KR20150055469A (ko) * 2013-11-13 2015-05-21 삼성전자주식회사 반도체 소자 제조 방법 및 이에 의해 제조된 반도체 소자
KR102171267B1 (ko) * 2014-01-28 2020-10-28 삼성전자 주식회사 랜딩 패드를 구비하는 반도체 소자
KR102185661B1 (ko) * 2014-02-07 2020-12-02 삼성전자주식회사 비트 라인 구조체 및 스토리지 컨택 플러그를 포함하는 반도체 소자
KR20160035407A (ko) * 2014-09-23 2016-03-31 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102173083B1 (ko) * 2014-06-11 2020-11-02 삼성전자주식회사 높은 종횡비를 갖는 반도체 소자 형성 방법 및 관련된 소자
KR102295966B1 (ko) * 2014-08-27 2021-09-01 삼성전자주식회사 나노와이어를 이용한 반도체 소자 형성 방법
TWI546901B (zh) * 2014-11-21 2016-08-21 華邦電子股份有限公司 動態隨機存取記憶體
TWI557850B (zh) * 2015-02-24 2016-11-11 華邦電子股份有限公司 記憶元件及其製造方法
KR102381342B1 (ko) * 2015-09-18 2022-03-31 삼성전자주식회사 게이트를 갖는 반도체 소자의 형성 방법
JP2018049915A (ja) * 2016-09-21 2018-03-29 マイクロン テクノロジー， インク． 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101055871A (zh) * 2006-04-13 2007-10-17 尔必达存储器股份有限公司 半导体存储器件
US20080121960A1 (en) * 2006-11-24 2008-05-29 Elpida Memory, Inc. Semiconductor device and method of forming the same
US20090085083A1 (en) * 2007-10-02 2009-04-02 Samsung Electronics Co., Ltd. Semiconductor memory device and method of forming the same
US20100148236A1 (en) * 2008-12-16 2010-06-17 Elpida Memory, Inc. Semiconductor device and manufacturing method thereof

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112563236A (zh) * 2019-09-25 2021-03-26 南亚科技股份有限公司 半导体装置及其制造方法
CN113097144A (zh) * 2021-03-30 2021-07-09 长鑫存储技术有限公司 半导体结构及其制备方法
CN113097144B (zh) * 2021-03-30 2022-05-27 长鑫存储技术有限公司 半导体结构及其制备方法
CN112951770A (zh) * 2021-04-15 2021-06-11 长鑫存储技术有限公司 存储器的制作方法及存储器
CN112951770B (zh) * 2021-04-15 2022-06-10 长鑫存储技术有限公司 存储器的制作方法及存储器

Also Published As

Publication number Publication date
TW201909387A (zh) 2019-03-01
TWI667770B (zh) 2019-08-01
US10217748B2 (en) 2019-02-26
CN108962893B (zh) 2021-01-12
US20180342517A1 (en) 2018-11-29

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