TWI667770B - 動態隨機存取記憶體及其製造方法 - Google Patents
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Abstract
一種動態隨機存取記憶體，包括：基底、位元線、電容器接觸窗、介電結構、電容器以及著陸墊。位元線位於基底上。電容器接觸窗位於所述位元線旁。電容器接觸窗的上表面高於位元線的上表面，使得電容器接觸窗的上側壁外露於位元線。介電結構位於位元線的上表面上，並延伸至電容器接觸窗的上側壁的一部分。電容器位於電容器接觸窗上。著陸墊至少覆蓋電容器接觸窗的上表面的一部分。著陸墊與電容器接觸窗之間的接觸面積大於著陸墊與電容器之間的接觸面積。
Description
本發明是有關於一種記憶體及其製造方法，且特別是有關於一種動態隨機存取記憶體及其製造方法。
動態隨機存取記憶體(DRAM)屬於為一種揮發性記憶體，其各記憶胞主要是由一個電晶體與一個由電晶體所操控的電容器所構成，且電性連接至對應的位元線與字元線。
隨著科技的進步，各類電子產品皆朝向輕薄短小的趨勢發展。然而，在這趨勢之下，DRAM的關鍵尺寸亦逐漸縮小，其導致DRAM中的電容器接觸窗與電容器之間的接觸電阻增加，進而降低可靠度。一旦電容器接觸窗與電容器之間的對準發生失誤時，接觸電阻增加的問題將變得更加惡化。因此，如何降低電容器接觸窗與電容器之間的接觸電阻，將變成相當重要的一門課題。
本發明提供一種動態隨機存取記憶體及其製造方法，其
可增加電容器接觸窗與電容器之間的接觸面積，以降低電容器接觸窗與電容器之間的接觸電阻。
本發明提供一種動態隨機存取記憶體及其製造方法，其可增加電容器接觸窗與電容器之間的疊對裕度(overlay margin)，以提升動態隨機存取記憶體的良率與可靠度。
本發明提供一種動態隨機存取記憶體，包括：基底、位元線、電容器接觸窗、介電結構、電容器以及著陸墊。位元線位於基底上。電容器接觸窗位於位元線旁。電容器接觸窗的上表面高於位元線的上表面，使得電容器接觸窗的上側壁外露於位元線。介電結構位於位元線的上表面上，並延伸至電容器接觸窗的上側壁的一部分。電容器位於電容器接觸窗上並與電容器接觸窗電性連接。著陸墊位於電容器接觸窗與電容器之間，以電性連接電容器接觸窗與電容器。著陸墊至少覆蓋電容器接觸窗的上表面的一部分。著陸墊與電容器接觸窗之間的接觸面積大於著陸墊與電容器之間的接觸面積。
本發明提供一種動態隨機存取記憶體的製造方法，其步驟如下。於基底上形成多個位元線。於兩位元線之間形成電容器接觸窗。各電容器接觸窗的上表面高於各位元線的上表面，使得多個凹陷分別形成於兩電容器接觸窗之間的位元線上。於基底上形成第一襯層，第一襯層共形地覆蓋電容器接觸窗的上表面以及凹陷。於第一襯層上形成第二襯層，且所述第二襯層填入凹陷中。於第二襯層上形成介電層。於第一襯層中形成多個第一開口，並
於介電層以及第二襯層中形成多個第二開口。第二開口分別位於第一開口上並與第一開口連通。各第一開口暴露出所對應的電容器接觸窗的上表面的一部分且各第一開口的寬度大於各第二開口的寬度。於第一開口中形成多個著陸墊。於第二開口中形成多個電容器。各著陸墊與所對應的電容器接觸窗之間的接觸面積大於各著陸墊與所對應的電容器之間的接觸面積。
基於上述，本發明提供一種動態隨機存取記憶體及其製造方法，其在電容器接觸窗的表面上形成襯層，並藉由加寬蝕刻處理，移除襯層的一部分，以於電容器接觸窗的表面上形成著陸墊。著陸墊覆蓋電容器接觸窗的上表面，並延伸覆蓋至電容器接觸窗的上側壁的一部分，以增加電容器接觸窗與電容器之間的接觸面積，進而降低電容器接觸窗與電容器之間的接觸電阻。如此一來，即使電容器接觸窗與電容器之間的對準發生失誤，也能夠維持低的接觸電阻。因此，本發明可增加電容器接觸窗與電容器之間的疊對裕度，並提升動態隨機存取記憶體的良率與可靠度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10、20、30‧‧‧動態隨機存取記憶體
100‧‧‧基底
101‧‧‧隔離結構
102、102a‧‧‧位元線
102U、102U’‧‧‧位元線的上表面
104‧‧‧介電層
106‧‧‧導體層
108‧‧‧蓋層
112‧‧‧電容器接觸窗
112a‧‧‧第一部分
112b‧‧‧第二部分
112S‧‧‧電容器接觸窗的上側壁
112U‧‧‧電容器接觸窗的上表面
114‧‧‧導體層
116‧‧‧阻障層
117‧‧‧介電結構
118、118a、118b、218、318‧‧‧第一襯層
118U、218U‧‧‧第一襯層的上表面
120、120a、220、320‧‧‧第二襯層
122‧‧‧介電層
124、124a、124a’、124b、124c‧‧‧開口
128、228、328‧‧‧著陸墊
130‧‧‧電容器
130L‧‧‧電容器的下表面
206‧‧‧位元線接觸窗
202‧‧‧字元線組
202a、202b‧‧‧埋入式字元線
AA‧‧‧主動區
D1‧‧‧第一方向
D2‧‧‧第二方向
H‧‧‧高度差
L1‧‧‧長邊
L2‧‧‧短邊
LC、UC‧‧‧接觸面積
R1、R2‧‧‧主動區行
R‧‧‧凹陷
W1、W1’、W2、W3‧‧‧寬度
圖1是依照本發明的第一實施例的一種動態隨機存取記憶體的上視示意圖。
圖2A是圖1的A-A'切線的剖面示意圖。
圖2B是圖1的B-B'切線的剖面示意圖。
圖3A至圖3F是沿著圖1之A-A'切線之動態隨機存取記憶體的製造流程的剖面示意圖。
圖4是依照本發明的第二實施例的一種動態隨機存取記憶體的剖面示意圖。
圖5是依照本發明的第三實施例的一種動態隨機存取記憶體的剖面示意圖。
參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之標號表示相同或相似之元件，以下段落將不再一一贅述。
圖1是依照本發明的第一實施例的一種動態隨機存取記憶體的上視示意圖。圖2A是圖1的A-A'切線的剖面示意圖。圖2B是圖1的B-B'切線的剖面示意圖。本實施例的動態隨機存取記憶體10包括基底100、多個位元線102a、多個電容器接觸窗112、多個電容器130、多個位元線接觸窗206、多個介電結構117及多個著陸墊128。
位元線102a位於基底100上。這些位元線102a沿著第二方向D2間隔地排列，且分別沿著第一方向D1延伸。動態隨機
存取記憶體10還包括位於基底100中的字元線組202。這些字元線組202沿著第一方向D1間隔地排列，且分別沿著第二方向D2延伸。各字元線組202包括兩個埋入式字元線202a、202b。第一方向D1與第二方向D2不同。在一實施例中，第一方向D1與第二方向D2實質上彼此垂直。基底100的主動區AA配置成帶狀且排列成一陣列。在一些實施例中，主動區AA配置成兩個主動區行R1、R2。兩個主動區行R1、R2可呈鏡像配置。然而，本發明不為此限。在其他實施例中，兩個主動區行R1、R2亦可以是相同配置。各主動區AA具有長邊L1與短邊L2。長邊L1橫跨過相對應的字元線組202(亦即兩個埋入式字元線202a、202b)。另外，各主動區AA與所對應的位元線102a的重疊處具有位元線接觸窗206。因此，各位元線102a可藉由位元線接觸窗206與所對應的摻雜區(未繪示)電性連接，其中摻雜區位於兩個埋入式字元線202a、202b之間。另外，雖然圖1中所繪示的位元線接觸窗206為矩形，但實際上形成的接觸窗會略呈圓形，且其大小可依製程需求來設計。
電容器接觸窗112位於主動區AA的短邊L2上。另一方面來看(亦即沿著第二方向D2)，電容器接觸窗112分別配置於位元線102a之間或是配置在位元線102a旁。詳細地說，電容器接觸窗112排列成多數列與多數行，所述列沿著第二方向D2排列，而所述行沿著第一方向D1排列。電容器130分別位於電容器接觸窗112上，並與電容器接觸窗112電性連接。
如圖2A所示，動態隨機存取記憶體10更包括位於基底100中的隔離結構101。如圖2B所示，隔離結構101的底面低於字元線組202(亦即兩個埋入式字元線202a、202b)的底面。詳細地說，隔離結構101與主動區AA沿著A-A'切線交替排列。位元線102a與電容器接觸窗112亦沿著A-A'切線交替排列。電容器接觸窗112的上部自位元線102a之間的空間突出，使得各電容器接觸窗112的上部的兩側壁(以下稱為各電容器接觸窗112的上側壁112S)外露於位元線102a。即，電容器接觸窗112的上表面112U高於位元線102a的上表面102U’。在一些實施例中，電容器接觸窗112的上表面112U與位元線102a的上表面102U’之間的高度差H為10nm至50nm。
介電結構117分別位於位元線102a的上表面102U’上。介電結構117延伸並完全覆蓋電容器接觸窗112的上側壁112S。具體來說，介電結構117包括第一襯層118b與第二襯層120a。第二襯層120a位於第一襯層118b上。如圖2A所示，第一襯層118b共形地形成並完全覆蓋電容器接觸窗112的上側壁112S，其中電容器接觸窗112的上側壁112S凸出於位元線102a的上表面102U’。另外，第一襯層118b更延伸至位元線102a的上表面102U’。因此，第一襯層118b以U字形的形式配置在一個位元線102a與相鄰兩個電容器接觸窗112之間的空間中。第二襯層120a填入所述空間，使得介電結構117的上部高於電容器接觸窗112的上部。此外，介電結構117亦高於著陸墊128。在一些實施例中，
第一襯層118b的材料與第二襯層120a的材料不同。舉例來說，第一襯層118b可以是氧化物層，第二襯層120a可以是氮化物層。在一實施例中，第一襯層118b可包括氧化矽，第二襯層120a可包括氮氧化矽。在一較佳實施例中，第一襯層118b可包括氧化矽，第二襯層120a可包括氮化矽。然而，本發明並不以此為限。
著陸墊128分別位於電容器接觸窗112上。在一實施例中，著陸墊128完全覆蓋電容器接觸窗112的上表面112U，並延伸覆蓋第一襯層118b的上表面118U。在此情況下，第一襯層118b的上表面118U與電容器接觸窗112的上表面112U為共平面。
電容器130分別位於著陸墊128上。著陸墊128分別位於電容器接觸窗112與電容器130之間，以電性連接電容器接觸窗112與電容器130。電容器130可以是杯狀結構，其配置在第二襯層120a與介電層122中。由於電容器130的高深寬比，因此，第二襯層120a中的電容器130具有漸縮底部(taper bottom)。
值得注意的是，著陸墊128與電容器接觸窗112之間的接觸面積LC大於著陸墊128與電容器130之間的接觸面積UC。換言之，著陸墊128可擴大或增加電容器接觸窗112與電容器130之間的接觸面積，以減少電容器接觸窗112與電容器130之間的接觸電阻。在一實施例中，著陸墊128可以是矩形。著陸墊128的上表面(或下表面)大於電容器接觸窗112的上表面112U，亦大於電容器130的下表面130L。
圖3A至圖3F是沿著圖1之A-A'切線之動態隨機存取記
憶體的製造流程的剖面示意圖。
請參照圖3A，本發明提供一種動態隨機存取記憶體10的製造方法，其步驟如下。首先，提供基底100。在一實施例中，基底100可以是半導體基底、半導體化合物基底或絕緣體上有矽(SOI)基底。
接著，在基底100中形成隔離結構101。在一些實施例中，隔離結構101的材料包括氧化矽、高密度電漿氧化物、旋塗式氧化矽、低介電常數介電材料或其組合。隔離結構101可以是淺溝渠隔離(STI)結構、深溝渠隔離(DTI)結構或其組合。
之後，在隔離結構101上分別形成位元線102。具體來說，各位元線102包括依序堆疊的介電層104、導體層106以及蓋層108。在本實施例中，介電層104可包括氧化矽，其形成方法包括化學氣相沉積法(CVD)、熱氧化法等。導體層106可包括鎢，其形成方法包括CVD、物理氣相沉積法(PVD)等。蓋層108可包括氮化矽，其形成方法包括CVD。位元線102更包括間隙壁110，其配置於位元線102的側壁上。間隙壁110可包括氧化矽、氮化矽或其組合。
在兩位元線102之間的主動區AA上分別形成電容器接觸窗112。具體來說，電容器接觸窗112包括第一部分112a與位於第一部分112a上的第二部分112b。第一部分112a包括多晶矽、矽鍺(SiGe)、碳化矽(SiC)或其組合，其形成方法包括CVD、磊晶成長製程等。第二部分112b包括導體層114與阻障層116。
阻障層116配置於導體層114與第一部分112a之間。阻障層116可包括氮化鈦(TiN)、氮化鉭(TaN)或其組合，其形成方法包括CVD。導體層114可包括鎢(W)，其形成方法包括CVD、PVD等。在一些實施例中，第一部分112a的材料與第二部分112b的材料不同。如圖3A所示，在平坦化製程後，位元線102的上表面102U與電容器接觸窗112的上表面112U共平面。
請參照圖3A與圖3B，移除部分位元線102，使得電容器接觸窗112高於剩餘的位元線102a。也就是說，電容器接觸窗112的上表面112U高於位元線102a的上表面102U’，使得凹陷R形成在相鄰兩個電容器接觸窗112之間的位元線102a上。在一些實施例中，電容器接觸窗112的上表面112U與位元線102a的上表面102U’之間的高度差H為10nm至50nm。
請參照圖3B與圖3C，在基底100上形成第一襯層118。詳細地說，第一襯層118共形地覆蓋電容器接觸窗112的上表面112U與凹陷R。在第一襯層118上形成第二襯層120，使得第二襯層120填滿凹陷R。在一些實施例中，第一襯層118的材料與第二襯層120的材料不同。舉例來說，第一襯層118可包括氧化矽，其形成方法可以是CVD。第二襯層120可包括氮化矽，其形成方法可以是CVD。
請參照圖3C與圖3D，在形成第二襯層120之後，在第二襯層120上形成介電層122。在一些實施例中，介電層122可包括氧化矽、氮化矽或其組合，其形成方法可以是CVD。在另一實
施例中，模板層可用以替代介電層122，所述模板層包括多晶矽。在替代實施例中，介電層122的蝕刻速率與第一襯層118a的蝕刻速率不同。之後，在進行蝕刻製程時，在第一襯層118a中形成多個開口124a，在第二襯層120a中形成多個開口124b，在介電層122中形成多個開口124c。開口124a、124c、124b彼此互相連通以形成開口124。開口124暴露出電容器接觸窗112的上表面112U的一部分。如圖3D所示，包括開口124a、124c、124b的開口124可以是具有漸縮寬度的杯狀開口。也就是說，第一襯層118a中的開口124a的寬度W1小於第二襯層120a中的開口124b的寬度W2，而第二襯層120a中的開口124b的寬度W2不大於介電層122中的開口124c的寬度W3。然而，本發明不以此為限。在其他實施例中，開口124可以是具有一致的寬度的凹槽。換言之，第一襯層118a中的開口124a的寬度W1、第二襯層120a中的開口124b的寬度W2以及介電層122中的開口124c的寬度W3實質上相同。在一些實施例中，所述蝕刻製程包括乾式蝕刻製程。所述乾式蝕刻製程可以是反應性離子蝕刻(RIE)製程。
請參照圖3D與圖3E，進行加寬蝕刻處理，以移除外露於開口124a的第一襯層118a的一部分，使得第一襯層118b中的開口124a’的寬度W1’大於第二襯層120a中的開口124b的寬度W2以及介電層122中的開口124c的寬度W3。在一些實施例中，加寬蝕刻處理包括將氫氟酸或稀釋氫氟酸的蝕刻液倒入開口124中。依據蝕刻選擇性，第一襯層118a比第二襯層120a、介電層
122以及電容器接觸窗112更容易被移除。如圖3E所示，開口124a’完全暴露出電容器接觸窗112的上表面112U，使得第一襯層118b的上表面118U與電容器接觸窗112的上表面112U為共平面。
請參照圖3E與圖3F，在開口124a’中形成著陸墊128。接著，在開口124b、124c中形成電容器130，使得電容器130與著陸墊128連接。詳細地說，各電容器130包括下電極、上電極及電容介電層(未繪示)。電容介電層位於下電極與上電極之間。在一實施例中，下電極與上電極的材料可例如是TiN、TaN、W、TiW、Al、Cu、金屬矽化物、Ru或Pt。電容介電層可包括高介電常數材料，其可例如是Ta2O5、Al2O3、HfO2或TiO2。著陸墊128可例如是TiN、TaN、W、TiW、Al、Cu、金屬矽化物、Ru或Pt。
圖4是依照本發明的第二實施例的一種動態隨機存取記憶體的剖面示意圖。在第二實施例中，構件與第一實施例相同者，以相同的標號來表示，並省略其說明。以下僅針對差異點做說明。
請參照圖4，動態隨機存取記憶體20的著陸墊228完全覆蓋電容器接觸窗112的上表面112U，且更延伸至覆蓋電容器接觸窗112的上側壁，以增加著陸墊228與電容器接觸窗112之間的接觸面積。如圖4所示，著陸墊228可以是倒U字形。在一些實施例中，第一襯層218的上表面218U低於電容器接觸窗112的上表面112U，且第二襯層220位於第一襯層218上。
圖5是依照本發明的第三實施例的一種動態隨機存取記憶體的剖面示意圖。在第三實施例中，構件與第一實施例相同者，
以相同的標號來表示，並省略其說明。以下僅針對差異點做說明。
請參照圖5，動態隨機存取記憶體30的電容器130偏移電容器接觸窗112的中心，且著陸墊328係不對稱地延伸覆蓋電容器接觸窗112的上側壁之一部分。根據圖5所顯示的剖面，電容器接觸窗112的上側壁之一部分被著陸墊328與第一襯層318所覆蓋，電容器接觸窗112的上側壁之另一部分僅被第一襯層318所覆蓋，且第二襯層320位於第一襯層318上。藉此，用以導通電容器接觸窗112與電容器130的著陸墊328的面積可以被維持。也就是說，即使電容器130對不準，也能夠維持電容器130與電容器接觸窗112之間的低的接觸電阻。如此一來，電容器接觸窗112與電容器130之間的疊對裕度便可增加，並提升本發明之動態隨機存取記憶體的良率與可靠度。
綜上所述，本發明提供一種動態隨機存取記憶體及其製造方法，其在電容器接觸窗的表面上形成襯層，並藉由加寬蝕刻處理，移除襯層的一部分，以於電容器接觸窗的表面上形成著陸墊。於一實施例中，著陸墊可進一步延伸覆蓋至電容器接觸窗的上側壁的至少一部分，以增加電容器接觸窗與電容器之間的接觸面積，進而降低電容器接觸窗與電容器之間的接觸電阻。如此一來，即使電容器產生對準失誤，也能夠維持低的接觸電阻。因此，本發明可增加電容器接觸窗與電容器之間的疊對裕度，並提升動態隨機存取記憶體的良率與可靠度。
雖然本發明已以實施例揭露如上，然其並非用以限定本
發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
Claims (16)
- 一種動態隨機存取記憶體，包括：位元線，位於基底上；電容器接觸窗，位於所述位元線旁，其中所述電容器接觸窗的上表面高於所述位元線的上表面，使得所述電容器接觸窗的上側壁外露於所述位元線；介電結構，位於所述位元線的所述上表面上，並延伸至所述電容器接觸窗的所述上側壁的一部分，其中所述介電結構包括第一襯層，所述第一襯層被部分移除以定義暴露所述電容器接觸窗的所述上表面的開口；電容器，位於所述電容器接觸窗上並與所述電容器接觸窗電性連接；以及著陸墊，形成於所述開口中，其中所述著陸墊位於所述電容器接觸窗與所述電容器之間，以電性連接所述電容器接觸窗與所述電容器，所述著陸墊至少覆蓋所述電容器接觸窗的所述上表面的一部分，其中所述著陸墊與所述電容器接觸窗之間的接觸面積大於所述著陸墊與所述電容器之間的接觸面積。
- 如申請專利範圍第1項所述的動態隨機存取記憶體，其中所述著陸墊完全覆蓋所述電容器接觸窗的所述上表面。
- 如申請專利範圍第2項所述的動態隨機存取記憶體，其中所述介電結構完全覆蓋所述電容器接觸窗的所述上側壁。
- 如申請專利範圍第2項所述的動態隨機存取記憶體，其中所述著陸墊更延伸覆蓋所述電容器接觸窗的所述上側壁的另一部分。
- 如申請專利範圍第4項所述的動態隨機存取記憶體，其中所述電容器偏移所述電容器接觸窗的中心，且所述著陸墊係不對稱地覆蓋所述電容器接觸窗的所述上側壁之所述另一部分。
- 如申請專利範圍第1項所述的動態隨機存取記憶體，其中所述位元線的數量為多個，所述電容器接觸窗的數量為多個，所述電容器的數量為多個，所述電容器接觸窗分別位於所述位元線之間。
- 如申請專利範圍第1項所述的動態隨機存取記憶體，其中所述介電結構更包括位於所述第一襯層上的第二襯層，所述第一襯層共形地形成於所述位元線以及所述電容器接觸窗上，且所述第一襯層的材料與所述第二襯層的材料不同。
- 如申請專利範圍第7項所述的動態隨機存取記憶體，其中所述第一襯層包括氧化矽，所述第二襯層包括氮化矽。
- 如申請專利範圍第1項所述的動態隨機存取記憶體，其中所述介電結構的上表面高於所述著陸墊的上表面。
- 如申請專利範圍第1項所述的動態隨機存取記憶體，其中所述電容器接觸窗的所述上表面與所述位元線的所述上表面之間的高度差為10nm至50nm。
- 一種動態隨機存取記憶體的製造方法，包括： 於基底上形成多個位元線；於所述位元線之間分別形成多個電容器接觸窗，其中各所述電容器接觸窗的上表面高於各所述位元線的上表面，使得多個凹陷分別形成於所述電容器接觸窗之間的所述位元線上；於所述基底上形成第一襯層，所述第一襯層共形地覆蓋所述電容器接觸窗的所述上表面以及所述凹陷；於所述第一襯層上形成第二襯層，所述第二襯層填入所述凹陷中；於所述第二襯層上形成介電層；於所述第一襯層中形成多個第一開口，並於所述介電層以及所述第二襯層中形成多個第二開口，所述第二開口分別位於所述第一開口上並與所述第一開口連通，其中各所述第一開口暴露出所對應的電容器接觸窗的所述上表面的一部分且各所述第一開口的寬度大於各所述第二開口的寬度；於所述第一開口中形成多個著陸墊；以及於所述第二開口中形成多個電容器，其中各所述著陸墊與所對應的電容器接觸窗之間的接觸面積大於各所述著陸墊與所對應的電容器之間的接觸面積。
- 如申請專利範圍第11項所述的動態隨機存取記憶體的製造方法，其中形成所述第一開口與所述第二開口的步驟包括：進行蝕刻製程，以於所述介電層、所述第二襯層以及所述第一襯層中形成寬度一致或寬度漸縮的多個第三開口；以及 進行加寬蝕刻處理，以移除外露於所述第三開口的所述第一襯層的一部分。
- 如申請專利範圍第12項所述的動態隨機存取記憶體的製造方法，其中所述蝕刻製程包括乾式蝕刻製程，所述加寬蝕刻處理包括使用氫氟酸或稀釋氫氟酸的蝕刻液。
- 如申請專利範圍第11項所述的動態隨機存取記憶體的製造方法，其中所述第一開口完全暴露所述電容器接觸窗的所述上表面，使得所述第一襯層的上表面與所述電容器接觸窗的所述上表面共平面。
- 如申請專利範圍第11項所述的動態隨機存取記憶體的製造方法，其中所述第一開口完全暴露所述電容器接觸窗的所述上表面以及所述電容器接觸窗的上側壁的一部分，使得所述第一襯層的所述上表面低於所述電容器接觸窗的所述上表面。
- 如申請專利範圍第11項所述的動態隨機存取記憶體的製造方法，其中各所述第二開口偏移所對應的電容器接觸窗的中心，使得各所述第一開口僅暴露出所對應的電容器接觸窗的上側壁之一部分。
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