CN114628365A - 用以测量重叠状态的布局 - Google Patents

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Abstract

本发明提供一种用以测量重叠状态的布局，包括布局区域、第一虚拟有源区区域与多个虚拟组件区域。第一虚拟有源区区域位于布局区域中。多个虚拟组件区域堆叠在布局区域中。在多个虚拟组件区域中的一个形成在第一虚拟有源区区域上的当下，多个虚拟组件区域中的一个与第一虚拟有源区区域具有第一重叠区域，且第一重叠区域不包括多个虚拟组件区域中的其他虚拟组件区域。上述用以测量重叠状态的布局可用以有效且即时地获得半导体元件中的相对应的组件之间的重叠状态。

Description

用以测量重叠状态的布局
技术领域
本发明涉及一种半导体布局(layout)，尤其涉及一种用以测量重叠状态的布局。
背景技术
在目前半导体元件(如，存储器元件)的工艺中，由于半导体元件的排列越趋紧密，因此在半导体元件中的一些组件的工艺完成之后，难以直接测量与前道工艺所形成的组件之间的重叠状态(对准状态)，而导致问题反应过慢或良率下降。
发明内容
本发明提供一种用以测量重叠状态的布局，其可用以有效且即时地获得半导体元件中的相对应的组件之间的重叠状态。
本发明提出一种用以测量重叠状态的布局，包括布局区域、第一虚拟有源区区域与多个虚拟组件区域。第一虚拟有源区区域位于布局区域中。多个虚拟组件区域堆叠在布局区域中。在多个虚拟组件区域中的一个形成在第一虚拟有源区区域上的当下，多个虚拟组件区域中的一个与第一虚拟有源区区域具有第一重叠区域，且第一重叠区域不包括多个虚拟组件区域中的其他虚拟组件区域。
基于上述，在本发明所提出的用以测量重叠状态的布局中，在多个虚拟组件区域中的一个形成在第一虚拟有源区区域上的当下，多个虚拟组件区域中的一个与第一虚拟有源区区域具有第一重叠区域，且第一重叠区域不包括多个虚拟组件区域中的其他虚拟组件区域。因此，在形成虚拟组件区域之后，可有效且即时地在第一重叠区域中测量虚拟组件区域中的虚拟组件与第一虚拟有源区区域中的虚拟有源区之间的重叠状态，进而可获得半导体元件中的相对应的有源区与组件之间的重叠状态。如此一来，可即时反应问题、有效地提升良率并降地生产成本。此外，通过对布局进行重叠状态的测量，可避免高电压电子束直接对产品的元件区进行测量时所产生的不良影响。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1F为本发明一实施例的用以测量重叠状态的布局的堆叠流程示意图；
图2为本发明一实施例的用以测量重叠状态的布局中的各个区域的示意图；
图3为图2的区域中的组件的示意图。
附图标号说明：
100:布局
102:布局区域
104,106:虚拟有源区
108:虚拟埋入式字线
110:虚拟位线接触窗
112:虚拟位线
114:虚拟电容接触窗
AC,AS:虚拟有源区区域
BWL:虚拟埋入式字线区域
CA:虚拟位线接触窗区域
CC:虚拟电容接触窗区域
A～J：距离
GS:虚拟位线区域
M:存储单元
ML:长度
MW:宽度
R1,R2,R3,R4,R5:重叠区域
X,Y:方向
具体实施方式
图1A至图1F为本发明一实施例的用以测量重叠状态的布局的堆叠流程示意图。图2为本发明一实施例的用以测量重叠状态的布局中的各个区域的示意图。图3为图2的区域中的组件的示意图。
请参照图1F、图2与图3，用以测量重叠状态的布局100包括布局区域102、虚拟有源区区域AC与多个虚拟组件区域。此外，布局100还包括虚拟有源区区域AS与虚拟电容接触窗区域CC中的至少一者。
布局100可用以获得半导体元件中的相对应的组件之间的重叠状态。在本实施例中，布局100是以获得存储器元件(如，动态随机存取存储器(DRAM))中的相对应的组件之间的重叠状态为例，但本发明并不以此为限。布局100可位于晶片的芯片区或切割道中。在晶片中，芯片区与切割道为不同区域。芯片区可包括半导体元件区与虚拟区(dummy region)。半导体元件区(如，存储器元件区)为用以形成发挥元件功能(如，存储功能)的半导体元件的区域。虚拟区为用以形成布局100中的虚拟组件的区域，但并非用以发挥元件功能(如，存储功能)的区域。布局100中的虚拟组件与半导体元件(如，存储器元件)中的组件可由相同工艺同时形成。布局区域102可位于芯片区的虚拟区或切割道中。
相较于将布局100设置在切割道的情况，在布局100位于晶片的芯片区中的情况下，布局100的环境更接近于半导体元件区的环境。因此，在使用布局100来获得半导体元件中的相对应的组件之间的重叠状态时，更能精确的反应出半导体元件中的组件之间的重叠状态。
请参照图1A、图2与图3，虚拟有源区区域AS位于布局区域102中。虚拟有源区区域AS可包括多个虚拟有源区104。虚拟有源区104的形状例如是条状。多个虚拟有源区104例如是以矩阵方式排列。虚拟有源区104可为基底(未示出)的一部分。此外，可通过隔离结构(如，浅沟槽隔离结构)在基底中定义出虚拟有源区104。
请参照图1B、图2与图3，虚拟有源区区域AC位于布局区域102中。虚拟有源区区域AC可连接于虚拟有源区区域AS。虚拟有源区区域AC可包括多个虚拟有源区106。虚拟有源区106的形状例如是条状。多个虚拟有源区106例如是以矩阵方式排列。虚拟有源区106可通过对虚拟有源区104切割而形成。虚拟有源区104的长度可大于虚拟有源区106的长度。虚拟有源区104可为基底(未示出)的一部分。此外，可通过隔离结构(如，浅沟槽隔离结构)对虚拟有源区104进行切割而形成虚拟有源区106。
请参照图1C至图1E，多个虚拟组件区域堆叠在布局区域102中。在本实施例中，多个虚拟组件区域可选自由虚拟埋入式字线区域BWL、虚拟位线接触窗区域CA与虚拟位线区域GS所组成的群组。在多个虚拟组件区域中的一个形成在虚拟有源区区域AC上的当下，多个虚拟组件区域中的一个与虚拟有源区区域AC具有重叠区域，且重叠区域不包括多个虚拟组件区域中的其他虚拟组件区域，因此可用以有效且即时地测量半导体元件中的相对应的组件之间的重叠状态。在一些实施例中，在每个虚拟组件区域形成在虚拟有源区区域AC上的当下，每个虚拟组件区域与虚拟有源区区域AC可具有重叠区域，且重叠区域不包括多个虚拟组件区域中的其他虚拟组件区域，举例说明如下。
请参照图1C、图2与图3，虚拟埋入式字线区域BWL可位于虚拟有源区区域AC中。虚拟埋入式字线区域BWL可堆叠在虚拟有源区区域AC上。亦即，在形成虚拟有源区区域AC之后，才形成虚拟埋入式字线区域BWL。虚拟埋入式字线区域BWL可小于虚拟有源区区域AC。虚拟埋入式字线区域BWL可包括多个虚拟埋入式字线108。埋入式字线108可埋入于基底中。虚拟埋入式字线108的形状例如是条状。多个虚拟埋入式字线108例如是以矩阵方式排列。
在虚拟埋入式字线区域BWL形成在虚拟有源区区域AC上的当下，虚拟埋入式字线区域BWL与虚拟有源区区域AC具有重叠区域R1，且重叠区域R1不包括多个虚拟组件区域中的其他虚拟组件区域。如此一来，在同时形成存储器元件中的埋入式字线与布局100中的虚拟埋入式字线108之后，可有效且即时地在重叠区域R1的边界处测量虚拟埋入式字线108与虚拟有源区106之间的重叠状态，而不受到其他虚拟组件区域中的虚拟组件的影响，因此可获得存储器元件中的相对应的埋入式字线与有源区之间的重叠状态。
举例来说，请参照图1C中的放大图，在重叠区域R1的相对两边界处分别测量相对应的虚拟有源区106在Y方向上突出于虚拟埋入式字线108的距离A与距离B。距离A与距离B的差值即为虚拟埋入式字线108与虚拟有源区106在Y方向上的重叠偏差(overlay shift)(即，重叠偏差＝A-B)。
请参照图1D、图2与图3，虚拟位线接触窗区域CA可位于虚拟有源区区域AC中。虚拟位线接触窗区域CA可堆叠在虚拟埋入式字线区域BWL上。亦即，在形成虚拟埋入式字线区域BWL之后，才形成虚拟位线接触窗区域CA。虚拟位线接触窗区域CA可小于虚拟有源区区域AC且大于虚拟埋入式字线区域BWL。虚拟位线接触窗区域CA可包括多个虚拟位线接触窗110。虚拟位线接触窗110的形状例如是圆型或矩形。多个虚拟位线接触窗110例如是以矩阵方式排列。
在虚拟位线接触窗区域CA形成在虚拟有源区区域AC上的当下，虚拟位线接触窗区域CA与虚拟有源区区域AC具有重叠区域R2，且重叠区域R2不包括多个虚拟组件区域中的其他虚拟组件区域(如，虚拟埋入式字线区域BWL)。如此一来，在同时形成存储器元件中的位线接触窗与布局100中的虚拟位线接触窗110之后，可有效且即时地在重叠区域R2中测量虚拟位线接触窗110与虚拟有源区106之间的重叠状态，而不受到其他虚拟组件区域中的虚拟组件的影响，因此可获得存储器元件中的相对应的位线接触窗与有源区之间的重叠状态。
举例来说，请参照图1D中的放大图，在重叠区域R2中，测量虚拟位线接触窗110与虚拟有源区106两端在Y方向上的最小距离C与最小距离D，且测量虚拟位线接触窗110与其两侧的虚拟有源区106在X方向上的最小距离E与最小距离F。最小距离C与最小距离D的差值即为虚拟位线接触窗110与虚拟有源区106在Y方向上的重叠偏差(即，重叠偏差(Y方向)＝C-D)。最小距离E与最小距离F的差值即为虚拟位线接触窗110与虚拟有源区106在X方向上的重叠偏差(即，重叠偏差(X方向)＝E-F)。
请参照图1E、图2与图3，虚拟位线区域GS可相交于虚拟有源区区域AC、虚拟位线接触窗区域CA与虚拟埋入式字线区域BWL。虚拟位线区域GS可堆叠在虚拟位线接触窗区域CA上。亦即，在形成虚拟位线接触窗区域CA之后，才形成虚拟位线区域GS。虚拟位线区域GS可包括多个虚拟位线112。虚拟位线112的形状例如是条状。多个虚拟位线112例如是以矩阵方式排列。
在虚拟位线区域GS形成在虚拟有源区区域AC上的当下，虚拟位线区域GS与虚拟有源区区域AC具有重叠区域R3，且重叠区域R3不包括多个虚拟组件区域中的其他虚拟组件区域(如，虚拟埋入式字线区域BWL与虚拟位线接触窗区域CA)。如此一来，在同时形成存储器元件中的位线与布局100中的虚拟位线112之后，可有效且即时地在重叠区域R3中测量虚拟位线112与虚拟有源区106之间的重叠状态，而不受到其他虚拟组件区域中的虚拟组件的影响，因此可获得存储器元件中的相对应的位线与有源区之间的重叠状态。
举例来说，请参照图1E中的放大图，在重叠区域R3中，测量虚拟位线112与虚拟有源区106两端在X方向上的最小距离G与最小距离H。最小距离G与最小距离H的差值即为虚拟位线112与虚拟有源区106在X方向上的重叠偏差(即，重叠偏差＝G-H)。此外，在虚拟位线112是通过自对准双重图案化(self-alignment double patterning，SADP)工艺所形成的情况下，虚拟位线112与虚拟有源区106在X方向上的重叠偏差可为相邻两个虚拟位线112所计算出的重叠偏差的平均值(即，重叠偏差＝[(G-H)+(I-J)]/2)。
请参照图1F、图2与图3，虚拟电容接触窗区域CC位于布局区域102中。虚拟电容接触窗区域CC可堆叠在虚拟位线区域GS上。亦即，在形成虚拟位线区域GS之后，才形成虚拟电容接触窗区域CC。虚拟电容接触窗区域CC可大于虚拟有源区区域AC。虚拟电容接触窗区域CC可包括多个虚拟电容接触窗114。虚拟电容接触窗114的形状例如是圆型或矩形。多个虚拟电容接触窗114例如是以矩阵方式排列。
在虚拟电容接触窗区域CC形成在布局区域102中的当下，重叠区域R4不包括上述多个虚拟组件区域(如，虚拟埋入式字线区域BWL、虚拟位线接触窗区域CA与虚拟位线区域GS)与虚拟有源区区域AC。如此一来，在重叠区域R4中，相邻的虚拟电容接触窗114会产生短路缺陷，且此短路缺陷可用于缺陷检验程式的感度测试。
请参照图1E中的放大图，在虚拟电容接触窗区域CC、虚拟位线区域GS、虚拟位线接触窗区域CA、虚拟埋入式字线区域BWL与虚拟有源区区域AC的重叠区域R5中，两个虚拟埋入式字线108可在X方向上延伸且穿过虚拟有源区106。一个虚拟位线112可在Y方向上延伸且穿过虚拟有源区106。虚拟位线112可通过虚拟位线接触窗110电性连接至虚拟有源区106中的掺杂区。虚拟电容接触窗114位于虚拟有源区106两端上方，且电性连接至虚拟有源区106中的另一些掺杂区。在本实施例中，若将组件间的最小间距的二分之一设为F，则存储单元M的长度ML约为3F(即，1.5倍的虚拟有源区106的间距)且宽度MW约2F(即，1倍的虚拟埋入式字线108的间距)，且存储单元M的面积约为6F2(＝3F×2F)。
此外，半导体元件还可包括所属技术领域中的技术人员所周知的其他组件(如，电容器及/或接触窗(可电性连接于电容器与电容接触窗之间))与介电层，且布局110还可包括相对应的组件(如，虚拟电容器及/或虚拟接触窗(可电性连接于虚拟电容器与虚拟电容接触窗114之间))与介电层，于此省略其说明。
基于上述实施例可知，在上述用以测量重叠状态的布局100中，在多个虚拟组件区域(如，虚拟埋入式字线区域BWL、虚拟位线接触窗区域CA与虚拟位线区域GS)中的一个形成在虚拟有源区区域AC上的当下，多个虚拟组件区域中的一个与虚拟有源区区域AC具有重叠区域，且重叠区域不包括多个虚拟组件区域中的其他虚拟组件区域。因此，在形成虚拟组件区域之后，可有效且即时地在上述重叠区域中测量虚拟有源区区域AC中的虚拟有源区106与虚拟组件区域中的虚拟组件(如，虚拟埋入式字线108、虚拟位线接触窗110或虚拟位线112)之间的重叠状态，进而可获得半导体元件中的相对应的有源区与组件之间的重叠状态。如此一来，可即时反应问题、有效地提升良率并降地生产成本。此外，通过对布局100进行重叠状态的测量，可避免高电压电子束直接对产品的元件区进行测量时所产生的不良影响。
综上所述，通过上述实施例的用以测量重叠状态的布局，可测量虚拟有源区区域中的虚拟有源区与所要测量的虚拟组件区域中的虚拟组件之间的重叠状态，而不受到其他虚拟组件区域中的虚拟组件的影响，因此可有效且即时地获得半导体元件中的相对应的组件之间的重叠状态。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (15)

1.一种用以测量重叠状态的布局，其特征在于，包括：
布局区域；
第一虚拟有源区区域，位于所述布局区域中；以及
多个虚拟组件区域，堆叠在所述布局区域中，其中
在所述多个虚拟组件区域中的一个形成在所述第一虚拟有源区区域上的当下，所述多个虚拟组件区域中的所述一个与所述第一虚拟有源区区域具有第一重叠区域，且所述第一重叠区域不包括所述多个虚拟组件区域中的其他虚拟组件区域。
2.根据权利要求1所述的用以测量重叠状态的布局，其特征在于，在每个所述虚拟组件区域形成在所述第一虚拟有源区区域上的当下，每个所述虚拟组件区域与所述第一虚拟有源区区域具有所述第一重叠区域，且所述第一重叠区域不包括所述多个虚拟组件区域中的其他虚拟组件区域。
3.根据权利要求1所述的用以测量重叠状态的布局，其特征在于，所述多个虚拟组件区域选自由虚拟埋入式字线区域、虚拟位线接触窗区域与虚拟位线区域所组成的群组。
4.根据权利要求3所述的用以测量重叠状态的布局，其特征在于，所述虚拟埋入式字线区域位于所述第一虚拟有源区区域中，且所述虚拟埋入式字线区域小于所述第一虚拟有源区区域。
5.根据权利要求4所述的用以测量重叠状态的布局，其特征在于，所述虚拟位线接触窗区域位于所述第一虚拟有源区区域中，所述虚拟位线接触窗区域小于所述第一虚拟有源区区域且大于所述虚拟埋入式字线区域。
6.根据权利要求5所述的用以测量重叠状态的布局，其特征在于，所述虚拟位线区域相交于所述第一虚拟有源区区域、所述虚拟位线接触窗区域与所述虚拟埋入式字线区域。
7.根据权利要求3所述的用以测量重叠状态的布局，其特征在于，所述虚拟埋入式字线区域包括多个虚拟埋入式字线，其中所述多个虚拟埋入式字线的形状包括条状，且所述多个虚拟埋入式字线以矩阵方式排列。
8.根据权利要求3所述的用以测量重叠状态的布局，其特征在于，所述虚拟位线接触窗区域包括多个虚拟位线接触窗，其中所述多个虚拟位线接触窗的形状包括圆型或矩形，且所述多个虚拟位线接触窗以矩阵方式排列。
9.根据权利要求3所述的用以测量重叠状态的布局，其特征在于，所述虚拟位线区域包括多个虚拟位线，其中所述多个虚拟位线的形状包括条状，且所述多个虚拟位线以矩阵方式排列。
10.根据权利要求1所述的用以测量重叠状态的布局，其特征在于，所述第一虚拟有源区区域包括多个第一虚拟有源区，其中所述多个第一虚拟有源区的形状包括条状，且所述多个第一虚拟有源区以矩阵方式排列。
11.根据权利要求10所述的用以测量重叠状态的布局，其特征在于，还包括：
第二虚拟有源区区域，位于所述布局区域中，其中所述第一虚拟有源区区域连接于所述第二虚拟有源区区域。
12.根据权利要求11所述的用以测量重叠状态的布局，其特征在于，所述第二虚拟有源区区域包括多个第二虚拟有源区，且所述多个第二虚拟有源区的长度大于所述多个第一虚拟有源区的长度。
13.根据权利要求12所述的用以测量重叠状态的布局，其特征在于，所述多个第一虚拟有源区通过对所述多个第二虚拟有源区切割而形成，其中所述多个第二虚拟有源区的形状包括条状，且所述多个第二虚拟有源区以矩阵方式排列。
14.根据权利要求11所述的用以测量重叠状态的布局，其特征在于，还包括：
虚拟电容接触窗区域，位于所述布局区域中，其中所述虚拟电容接触窗区域与所述第二虚拟有源区区域具有第二重叠区域，且
在所述虚拟电容接触窗区域形成在所述布局区域中的当下，所述第二重叠区域不包括所述多个虚拟组件区域与所述第一虚拟有源区区域。
15.根据权利要求1所述的用以测量重叠状态的布局，其特征在于，所述布局位于晶片的芯片区中。
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