CN112736062A - 半导体元件及其制备方法 - Google Patents

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Abstract

本公开提供一种半导体元件及其制备方法。该半导体元件包括一基底，具有多个接触点；多个栓塞，设置在该多个接触点上；多个金属间隙子，设置在该多个栓塞上；以及多个气隙，分别设置在该多个金属间隙子之间。

Description

半导体元件及其制备方法
技术领域
本公开主张2019年10月28日申请的美国正式申请案第16/665,350号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
背景技术
半导体元件是使用在不同的电子装置的应用，例如手机及其他通信装置、自动电子产品，以及其他技术平台。由于用于改善在这些装置中的功能性与微小化的需求渐增，因此半导体元件的尺寸是逐渐地变小，以符合计算能力所逐渐增加的需求。然而，在尺寸变小的工艺期间，是增加不同的问题，且影响到最终电子特性、品质以及良率。因此，仍然持续着在达到改善品质、良率以及可靠度方面的挑战。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一实施例提供一种半导体元件，包括一基底；多个栓塞，设置在该基底上；多个金属间隙子，设置在该多个栓塞上；以及多个气隙，分别设置在该多个金属间隙子之间。
本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括：提供一基底；形成多个栓塞在该基底上；形成多个金属间隙子在该多个栓塞上；以及形成多个气隙在该多个栓塞之间。
在本公开的一些实施例中，该多个金属间隙子包括一第一组金属间隙子、一第二组金属间隙子、一第三组金属间隙子以及一第四组金属间隙子，其中该第二组金属间隙子设置在该第一组金属间隙子与该的三组金属间隙子之间，而该第三组金属间隙子设置在该第二组金属间隙子与该的四组金属间隙子之间。
在本公开的一些实施例中，该第一组金属间隙子、该第二组金属间隙子以及该第三组金属间隙子分别对应设置在该多个栓塞上，并分别对应电性连接该多个栓塞。
在本公开的一些实施例中，该第一组金属间隙子包括一第一金属间隙子以及一第二金属间隙子，该第一金属间隙子设置在其中一栓塞上，该第二金属间隙子连接到该第一金属间隙子的一侧壁。
在本公开的一些实施例中，该第一金属间隙子与该第二金属间隙子的一组合下宽度，等于或大于该其中一栓塞的一上宽度。
在本公开的一些实施例中，该半导体元件还包括一密封膜，设置在该多个金属间隙子上。
在本公开的一些实施例中，该密封膜具有一厚度，约在
Figure BDA0002655750930000021
及
Figure BDA0002655750930000022
之间。
在本公开的一些实施例中，该多个气隙设置在该密封膜下，并分别对应设置在该第一组金属间隙子与该第二组金属间隙子之间，以及该第三组金属间隙子与该的四组金属间隙子之间。
在本公开的一些实施例中，该半导体元件还包括一第一突出部，从该第一金属间隙子的一下部朝向该第二组金属间隙子的方向延伸。
在本公开的一些实施例中，该第一突出部的一宽度等于或大于该其中一栓塞的一上宽度。
在本公开的一些实施例中，该第二金属间隙子设置在该第一突出部上。
在本公开的一些实施例中，该第一组金属间隙子包括一第一金属间隙子以及一第二金属间隙子，该第二金属间隙子连接到该第一金属间隙子的一侧壁，该第三组金属间隙子包括一第五间隙子以及一第六间隙子，该第六间隙子连接到该第五间隙子的一侧壁；其中该第五间隙子具有与该第一金属间隙子相同的一轮廓，而第六金属间隙子具有与该第二金属间隙子相同的一轮廓。
在本公开的一些实施例中，该第四组金属间隙子为一虚拟图案(dummy pattern)。
在本公开的一些实施例中，该半导体元件还包括一第二突出部；其中该第二组金属间隙子包括一第四金属间隙子以及一第二金属间隙子，该第四金属间隙子设置在另一栓塞上，该第二金属间隙子连接到该第四金属间隙子的一侧壁，而该第二突出部从该第四金属间隙子的一下部朝向该第一突出部的方向延伸。
在本公开的一些实施例中，该第一组金属间隙子包括一第一金属间隙子以及一第二金属间隙子，该第一金属间隙子设置在其中一栓塞上，该第二金属间隙子设置在该第一金属间隙子与其中一气隙之间。
在本公开的一些实施例中，该第一金属间隙子、该第二金属间隙子以及该气隙的一组合下宽度，等于或大于该其中一栓塞的一上宽度。
在本公开的一些实施例中，该半导体元件还包括一第一突出部，从该第一金属间隙子朝向该气隙的方向延伸。
在本公开的一些实施例中，该第一突出部与该气隙的一组合宽度，等于或大于该其中一栓塞的一上宽度。
在本公开的一些实施例中，该第二金属间隙子设置在该第一突出部上。
在本公开的一些实施例中，该气隙具有一锥形轮廓(tapering profile)。
在本公开的一些实施例中，该气隙具有一下宽度以及一上宽度，该上宽度大于该下宽度。
在本公开的一些实施例中，该气隙设置在其中一栓塞上，并暴露该其中一栓塞的一顶表面。
在本公开的一些实施例中，该多个栓塞设置在一隔离膜中，而该气隙设置在该隔离膜上，并暴露位于所述多个栓塞之间的该隔离膜的一顶表面。
由于本公开的半导体元件的设计，当充填有半导体元件的高深宽比的电镀金属结构时，可减少隙缝(seams)及空孔(voids)。因此可改善半导体元件的电传输效能(electrical transport performance)。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得优选了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1为依据本公开一实施例中一种半导体元件的剖视示意图。
图2为依据本公开一实施例中一种半导体元件的剖视示意图。
图3为依据本公开一实施例中一种半导体元件的制备方法的流程示意图。
图4为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
图5为依据本公开图4中半导体元件的顶视示意图。
图6至图11为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
图12为依据本公开图11中半导体元件的顶视示意图。
图13至图14为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
图15至图19为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
图20至图24为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
图25为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
图26为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
附图标记说明：
100A：半导体元件
100B：半导体元件
100C：半导体元件
100D：半导体元件
101：基底
103：绝缘结构
105：主动区
107：第一掺杂区
200：多晶硅线
203：栅极氧化物
207：多晶硅栅极
211：间隙子
301：第二掺杂区
403：接触点
501：第一栓塞
503：第二栓塞
600：气隙
601：第一金属间隙子
603：第二金属间隙子
605：第三金属间隙子
607：第四金属间隙子
609：第五金属间隙子
611：第六金属间隙子
613：第七金属间隙子
615：第八金属间隙子
617：第一突出部
619：第二突出部
621：第三突出部
623：第四突出部
700A：气隙
700B：气隙
701：第一金属间隙子
703：第二金属间隙子
705：第一金属间隙子
707：第二金属间隙子
801：第一金属间隙子层
803：第二金属间隙子层
901：第一隔离膜
903：第二隔离膜
905：第三隔离膜
907：密封膜
909：沟槽
10：制备方法
S11：步骤
S13：步骤
S15：步骤
S17：步骤
S19：步骤
S21：步骤
S23：步骤
S25：步骤
S27：步骤
Y：第一方向
具体实施方式
以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
理应理解，当形成一个部件在另一个部件之上(on)、与另一个部件相连(connected to)、及/或与另一个部件耦合(coupled to)，其可能包含形成这些部件直接接触的实施例，并且也可能包含形成额外的部件介于这些部件之间，使得这些部件不会直接接触的实施例。
应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进部性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以被称为第二元件、组件、区域、层或区段。
除非内容中另有所指，否则当代表定向(orientation)、布局(layout)、位置(location)、形状(shapes)、尺寸(sizes)、数量(amounts)，或其他测量(measures)时，则如在本文中所使用的例如“同样的(same)”、“相等的(equal)”、“平坦的(planar)”，或是“共面的(coplanar)”等术语(terms)并非必要意指一精确地完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，但其意指在可接受的差异内，是包含差不多完全相同的定向、布局、位置、形状、尺寸、数量，或其他测量，而举例来说，所述可接受的差异是可因为制造流程(manufacturing processes)而发生。术语“大致地(substantially)”是可被使用在本文中，以表现出此意思。举例来说，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，为精确地相同的、相等的，或是平坦的，或者是其是可为在可接受的差异内的相同的、相等的，或是平坦的，而举例来说，所述可接受的差异是可因为制造流程而发生。
在本公开中，一半导体元件通常意指可通过利用半导体特性(semiconductorcharacteristics)运行的一元件，而一光电元件(electro-optic device)、一发光显示元件(light-emitting display device)、一半导体线路(semiconductor circuit)以及一电子元件(electronic device)，是均包括在半导体元件的范围中。
应当理解，在本公开的描述中，上方(above)(或之上(up))是对应Z方向箭头的该方向，而下方(below)(或之下(down))是对应Z方向箭头的相对方向。
图1为依据本公开一实施例中一种半导体元件的剖视示意图。
请参考图1，在所述的一些实施例中，一半导体元件100A可包括一基底101、多个绝缘结构103、一主动区105、多个掺杂区、一多晶硅线(poly line)200、多个接触点403、多个栓塞、多个金属间隙子、多个气隙600以及多个隔离膜。
请参考图1，在所述的实施例中，举例来说，基底101可由下列材料所形成：硅、掺杂硅、硅锗(silicon germanium)、绝缘层上覆硅(silicon on insulator)、蓝宝石上覆硅(silicon on sapphire)、绝缘层上覆硅锗(silicon germanium on insulator)、碳化硅(silicon carbide)、锗(germanium)、砷化镓(gallium arsenide)、磷化镓(galliumphosphide)、磷砷化镓(gallium arsenide phosphide)、磷化铟(indium phosphide)、或磷化铟镓(indium gallium phosphide)。当基底101由绝缘层上覆硅所制时，基底101可包含由硅所制的一上半导体层与一下半导体层，以及一埋入隔离层，而埋入隔离层可将上半导体层与下半导体层分隔开。举例来说，埋入隔离层可包含一多晶硅或非晶硅氧化物、氮化物或其组合。
请参考图1，在所述的实施例中，多个绝缘结构103可设置在基底101中。举例来说，多个绝缘结构103可由一隔离材料所制，例如氧化硅、氮化硅、氮氧化硅、氧化氮化硅、氟掺杂硅(fluoride-doped silicate)。多个绝缘结构103可界定出基底101的主动区105。
应当理解，在本公开中，氮氧化硅是表示一物质，此物质是含有硅、氮以及氧，而其中氧的一比例大于氮的比例。而氧化氮化硅是表示一物质，此物质是含有硅、氮以及氧，而其中氮的一比例大于氧的比例。
请参考图1，在所述的实施例中，多个掺杂区可包括一第一掺杂区107与多个第二掺杂区301。第一掺杂区107可设置在基底101的主动区105的一上部中。第一掺杂区3107可掺杂一掺杂物，例如磷(phosphorus)、砷(arsenic)、锑(antimony)、硼(boron)、铝或镓(gallium)。
请参考图1，在所述的实施例中，多晶硅线200可设置在第一掺杂区107上。多晶硅线200可包括一栅极氧化物(gate oxide)203、一多晶硅栅极(poly gate)207以及多个间隙子211。栅极氧化物203可设置在基底101的一顶部上以及设置在多晶硅栅极207下。多晶硅栅极207可设置在基底101上以及设置在栅极氧化物203的一顶部上。栅极氧化物203与多晶硅栅极207均设置在二间隙子211之间。多个间隙子211可设置在基底101的一顶部以及邻近栅极氧化物203与多晶硅栅极207的侧壁设置。举例来说，栅极氧化物203可由氧化硅、氮氧化硅、氧化氮化硅、氮化硅或其类似物所制。举例来说，多晶硅栅极207可由氧化硅、氮氧化硅、氧化氮化硅、氮化硅或其类似物所制。
请参考图1，在所述的实施例中，多个第二掺杂区301可设置在第一掺杂区107中，并分别设置在多个绝缘结构103之间。多个第二掺杂区301可掺杂有一掺杂物，例如磷(phosphorus)、砷(arsenic)、锑(antimony)、硼(boron)、铝或镓(gallium)。
请参考图1，在所述的实施例中，多个接触点403可分别设置在多晶硅栅极207的一顶部与多个第二掺杂区301上。举例来说，多个接触点403可由钴(cobalt)、钛(titanium)、硅化钨(tungsten-silicide)或其类似物所制。
请参考图1，在所述的实施例中，多个隔离膜包括一第一隔离膜901、一第二隔离膜903、一第三隔离膜905以及一密封膜907。第一隔离膜901可设置在基底101上，并覆盖多晶硅线200与多个接触点403。第二隔离膜903可设置在第一隔离膜901上。第三隔离膜905可设置在第二隔离膜903上。密封膜907可设置在第三隔离膜905上。举例来说，第一隔离膜901与第二隔离膜903可由氮化硅、氧化硅、氮氧化硅、未掺杂硅玻璃(undoped silica glass)、硼二氧化硅玻璃(borosilica glass)、磷硅酸盐玻璃(phosphosilica glass)、硼磷硅酸盐玻璃(borophosphosilica glass)，或其组合所制，但并不以此为限。第三隔离膜905与密封膜907可由与第一隔离膜901相同的材料所制，但并不以此为限。多个栓塞可设置在多个接触点403上。多个栓塞可设置穿经第一隔离膜901与第二隔离膜903。举例来说，多个栓塞可由铝、铜、钨、钴或其他适合金属或金属合金，或其类似物所制。特别是，多个栓塞可包括一第一栓塞501以及多个第二栓塞503。第一栓塞501可设置在多晶硅线200上。所述多个第二栓塞可分别对应设置在多个第二掺杂区301上。
请参考图1，在所述的实施例中，多个金属间隙子可设置在基底101上。举例来说，多个金属间隙子可由铝、铜、钴、落其他适合金属或金属合金，或其类似物所制。多个金属间隙子可包括一的一组金属间隙子、一第二组金属间隙子、一第三组金属间隙子以及一第四组金属间隙子。第二组金属间隙子可设置在第一组金属间隙子与第三组金属间隙子之间。第三组金属间隙子可设置在第二组金属间隙子与第四组金属间隙子之间。第一组金属间隙子可设置在二第二栓塞503其中之一上。第二组金属间隙子可设置在第一栓塞501上。第三组金属间隙子可设置在该二第二栓塞503的另一个上。第四组金属间隙子可设置在第二隔离膜903的一顶表面上。换言之，第一组金属间隙子、第二组金属间隙子以及第三组金属间隙子可电性连接到多个栓塞。第四组金属间隙子可为虚拟(dummy)；意即，第四组金属间隙子可不电性连接或耦接任何导电部件。
请参考图1，在所述的实施例中，第一组金属间隙子包括一第一金属间隙子601以及一第二金属间隙子603。第一金属间隙子601与第二金属间隙子603可设置在二栓塞503其中之一上以及设置在第三隔离膜905中。第一金属间隙子601可具有二侧壁。第一金属间隙子601的其中一侧壁可连接到第三隔离膜905。第二金属间隙子603可连接到第一金属间隙子601的另一侧壁。第一金属间隙子601与第二金属间隙子603的一组合下宽度，可等于或大于二第二栓塞503其中之一的一上宽度。
请参考图1，在所述的实施例中，第二组金属间隙子包括一第三金属间隙子605以及一第四金属间隙子607。第三金属间隙子605以及第四金属间隙子607可设置在第一栓塞501上并设置在第三隔离膜905中。第四金属间隙子604可具有二侧壁。第四金属间隙子607的其中一侧壁可连接到第三隔离膜905。第三金属间隙子605可连接到第四金属间隙子607的另一侧壁。第二金属间隙子603与第三金属间隙子605可相对设置。第三金属间隙子605与第四金属间隙子607的一组合下宽度，可等于或大于第一栓塞501的一上宽度。此外，在剖视图中，第三金属间隙子605与第二金属间隙子603可具有镜像对称(mirror symmetry)。在剖试图中，第四金属间隙子607与第一金属间隙子601可具有镜像对称。
请参考图1，在所述的实施例中，第三组金属间隙子具有一第五金属间隙子609以及一第六金属间隙子611。第五金属间隙子609以及第六金属间隙子611可设置在二第二栓塞503其中另一个上，并设置在第三隔离膜905中。第五金属间隙子609可具有二侧壁。第五金属间隙子609的其中一侧壁可连接到第三隔离膜905。第六金属间隙子611可连接到第五金属间隙子609的另一侧壁。第五金属间隙子609与第六金属间隙子611的一组合下宽度，可等于或大于二第二栓塞503该其中另一个的一上宽度。第五金属间隙子609可与第四金属间隙子607相对设置，并以第三隔离膜905插置在其间。此外，在剖试图中，第五金属间隙子605可具有与第一金属间隙子601相同的轮廓/形状。在剖视图中，第六金属间隙子611可具有与第二金属间隙子603相同的轮廓/形状。
请参考图1，在所述实施例中，第四组金属间隙子包括一第七金属间隙子613以及一第八金属间隙子615。第七金属间隙子613与第八金属间隙子615可设置在第二隔离膜903的顶表面上，并设置在第三隔离膜905中。换言之，第七金属间隙子613与第八金属间隙子615可为虚拟(dummy)；意即，第七金属间隙子613以及第八金属间隙子615可不电性连接或耦接到第六金属间隙子611。此外，在剖视图中，第七金属间隙子613可具有与第三金属间隙子605相同的轮廓/形状。在剖视图中，第八金属间隙子615可具有与第四金属间隙子607相同的轮廓/形状。再者，在剖视图中，第七金属间隙子613与第六金属间隙子611可具有镜像对称。在剖视图中，第八金属间隙子615与第五金属间隙子609可具有镜像对称。
请参考图1，在所述的实施例中，多个气隙600可设置在基底101上，并设置在第三隔离膜905中。多个气隙600可分别对应设置在第一组金属间隙子与第二组金属间隙子之间，以及第三组金属间隙子与第四组金属间隙子之间。特别是，多个气隙600可分别对应设置在第二金属间隙子603与第三金属间隙子605之间，以及第六金属间隙子611与第七金属间隙子613之间。其中一气隙600可分别具有空间而被密封膜907、第二金属间隙子603、第三金属间隙子605以及第二隔离膜903所围绕。另一气隙600可分别被密封膜907、第六金属间隙子611、第七金属间隙子613以及第二隔离膜903所围绕。在一些实施例中，密封膜907可包含导电组件，用于将所述多个金属间隙子电性连接到半导体元件100A的其他导电部件。
图2为依据本公开另一实施例中一种半导体元件100B的剖视示意图。
请参考图2，第一金属间隙子601还可包括一第一突出部617。第一突出部617可从第一金属间隙子601的一下部沿着一第一方向Y朝向第四金属间隙子607的方向延伸。换言之，在剖视图中，第一金属间隙子601可具有一L形轮廓。第一突出部617可设置在二第二栓塞503其中之一上。第一突出部617的一宽度可等于或大于二第二栓塞503该其中之一的顶表面的宽度。第二金属间隙子603可设置在第一突出部617上。
请参考图2，第四金属间隙子607还可包括一第二突出部619。第二突出部619可从第四金属间隙子607的一下部沿着一第一方向Y朝向第一金属间隙子601的方向延伸。换言之，在剖试图中，第四金属间隙子607与第一金属间隙子601可具有一镜像L形轮廓。第二突出部619可设置在第一栓塞501上。第二突出部619的一宽度可等于或大于第一栓塞501的上表面的宽度。第三金属间隙子605可设置在第二突出部619上。
请参考图2，第五金属间隙子609还可包括一第三突出部621。第三突出部621可从第五金属间隙子609的一下部沿着第一方向Y朝向第八金属间隙子615的方向延伸。换言之，在剖视图中，第五金属间隙子609可具有一L形轮廓。第三突出部621可设置在二第二栓塞503中的另一个上。第三突出部621的一宽度可等于或大于二第二栓塞503中另一个的上表面的宽度。第六金属间隙子611可设置在第三突出部621上。
请参考图2，第八金属间隙子615还可包括一第四突出部623。第四突出部623可从第八金属间隙子615的一下部沿着一第一方向Y朝向第五金属间隙子609的方向延伸。换言之，在剖试图中，第八金属间隙子615与第五金属间隙子609可具有一镜像L形轮廓。第四突出部623可设置在第二隔离膜903上。第七金属间隙子613可设置在第四突出部623上。
请参考图2，其中一气隙600可具有空间而分别被密封膜907、第二金属间隙子603、第三金属间隙子605、第一突出部617、第二突出部619以及第二隔离膜903所围绕。另一气隙600可分别被密封膜907、第六金属间隙子611、第七金属间隙子613、第三突出部621、第四突出部623以及第二隔离膜903所围绕。
图3为依据本公开一实施例中一种半导体元件的制备方法10的流程示意图。图4为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。图5为依据本公开图4中半导体元件的顶视示意图。
请参考图3，在步骤S11，可提供基底101。请参考图3，在步骤S13，多个绝缘结构103可形成在基底101中。多个绝缘结构103可界定出基底101的主动区105。一光刻(photolithography)工艺可用来图案化基底101，以界定出多个绝缘结构103的位置，然后可执行如一非等向性干蚀刻工艺的一蚀刻工艺，以在基底101中形成多个绝缘结构开口。在蚀刻工艺之后，可执行如热氧化、化学氧化沉积的一氧化工艺，以形成多个绝缘结构103。
请参考图3，在步骤S15，第一掺杂区107可形成在基底101中。第一掺杂区107可通过一植入(implantation)工艺，掺杂有一掺杂物，例如磷(phosphorus)、砷(arsenic)、锑(antimony)、硼(boron)、铝或镓(gallium)。
请参考图3以及图4与图5，在步骤S17，多晶硅线200可形成在基底101上。请参考图4，可执行如热氧化或化学氧化沉积的一样化工艺，以形成一栅极氧化物层。一第一光刻工艺可用来图案化栅极氧化物层，以界定出一栅极氧化物203的位置，然后可执行如一非等向性干蚀刻工艺的一蚀刻工艺，以在基底101上形成栅极氧化物203。在栅极氧化物203形成之后，可通过例如化学气相沉积、物理气相沉积或溅镀(sputtering)形成一多晶硅栅极层。一第二光刻工艺可用来图案化多晶硅栅极层，以界定出一多晶硅栅极207的位置，然后执行如一非等向性干蚀刻工艺的一蚀刻工艺，以在栅极氧化物203上形成多晶硅栅极207。然后，通过例如热氧化、化学气相沉积或类似工艺形成间隙子层(spacer layer)。请参考图4，然后可执行如非等向性干蚀刻工艺的一蚀刻工艺，以形成多个间隙子211，多个间隙子211是邻近多晶硅氧化物203与多晶硅栅极207的侧壁设置。
图6至图11为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。图12为依据本公开图11中半导体元件的顶视示意图。图13至图19为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
请参考图3及图6，在步骤S19，多个第二掺杂区301可形成在第一掺杂区107中，并分别形成在多个绝缘结构103之间。多个第二掺杂区301可通过一植入(implantation)工艺，掺杂有一掺杂物，例如磷(phosphorus)、砷(arsenic)、锑(antimony)、硼(boron)、铝或镓(gallium)。
请参考图3、图7及图8，在步骤S21，多个接触点403可形成在基底101上。多个接触点403可分别形成在多晶硅栅极207与多个第二掺杂区301的顶部上。请参考图7，举例来说，一接触层(contact layer)可通过沉积工艺而以钴、钛或其他适合金属或金属合金所制，而沉积工艺是例如化学气相沉积、物理气相沉积、溅镀或类似工艺。请参考图8，可执行如一非等向性干蚀刻工艺的一蚀刻工艺，以形成多个接触点403。
请参考图3、图9至图12，在步骤S23，多个栓塞可形成在基底101上。多个栓塞可包括一第一栓塞201以及二第二栓塞503。请参考图9，一第一隔离膜901可通过如化学气相沉积、物理气相沉积、溅镀或其类似工艺的沉积工艺所形成。请参考图10，第二隔离膜903可通过与形成第一隔离膜901相同的沉积工艺而形成在第一隔离膜901上。请参考图11，一光刻工艺可用来图案化第二隔离膜903，以界定出多个栓塞的位置。在光刻工艺之后，可执行如一非等向性干蚀刻工艺的一蚀刻工艺，以形成多个栓塞开口，而多个栓塞开口穿经第二隔离膜903与第一隔离膜901。在蚀刻工艺之后，一导电材料通过一金属化工艺而充填在多个栓塞开口中，举例来说，导电材料例如铝、铜、钨或其他适合金属或金属合金，而金属化工艺例如化学气相沉积、物理气相沉积、溅镀或其类似工艺。在一平面化工艺之后，可形成多个栓塞，而平坦化工艺例如化学机械研磨，而平面化工艺可在金属化工艺之后执行，以移除多于填充材料并提供一大致平坦表面给接下来的处理步骤。第一栓塞501可形成在多晶硅线200上，而二第二栓塞503可分别对应形成在多个第二掺杂区301上。
请参考图3、图13至图18，在步骤S25，多个金属间隙子可形成在基底101上。请参考图13，一第三隔离膜905可通过与形成第一隔离膜901相同的沉积工艺而形成在第二隔离膜903上。请参考图14，一光刻工艺可用来图案化第三隔离膜905，以界定出多个沟槽909的位置。在光刻工艺之后，可执行如一非等向性干蚀刻工艺的一蚀刻工艺，以形成多个沟槽909，而多个沟槽909穿经第三隔离膜905。多个栓塞的顶表面可通过多个沟槽909而暴露。请参考图15，在蚀刻工艺之后，一导电材料通过一金属化工艺而充填在多个沟槽909中，以形成一第一金属间隙子层801，举例来说，导电材料例如铝、铜、钨或其他适合金属或金属合金，而金属化工艺例如化学气相沉积、物理气相沉积、溅镀或其类似工艺。在一平面化工艺之后，可形成多个栓塞，而平坦化工艺例如化学机械研磨，而平面化工艺可在金属化工艺之后执行，以移除多于填充材料并提供一大致平坦表面给接下来的处理步骤。第一金属间隙子层801覆盖第三隔离膜905的一顶表面与各侧壁，并覆盖多个栓塞的各顶表面。
请参考图16，可执行如一非等向性干蚀刻工艺的一蚀刻工艺，以分别对应形成连接到多个沟槽909的一第一金属间隙子601、一第四金属间隙子607、一第五金属间隙子609以及一第八金属间隙子615。第一金属间隙子601可设置在二第二栓塞503其中之一上，并电性连接到二第二栓塞503其中之一。第一金属间隙子601的一组合下宽度可等于或小于二第二栓塞503其中之一的一上宽度。第四金属间隙子607可设置在第一栓塞501上，并电性连接到第一栓塞501。第四金属间隙子607的一组合下宽度可等于或小于第一栓塞501的一上宽度。第五金属间隙子609可设置在二第二栓塞503中另一个上，并电性连接到二第二栓塞503中另一个。第五金属间隙子609的一组合下宽度可等于或小于二第二栓塞503中另一个的一上宽度。第八金属间隙子615可设置在第二隔离膜903上。在蚀刻工艺之后，可执行例如化学机械研磨的一平坦化工艺，以移除余留的材料，并提供一大致平坦表面给接下来的处理步骤。
请参考图17，一第二金属间隙子层803可形成在第三隔离膜905上。第二金属间隙子层803可由与第一金属间隙子层801相同的导电材料所制，但并不以此为限。第二金属间隙子层803可通过一沉积工艺而沉积，沉积工艺例如化学气相沉积、物理气相沉积、溅镀或其他类似工艺。第二金属间隙子层803覆盖第三隔离膜905的顶表面、第一金属间隙子601的一侧壁、第四金属间隙子607的一侧壁、第五金属间隙子609的一侧壁、第八金属间隙子615的一侧壁以及多个沟槽909的底部。第一栓塞501与二第二栓塞503的顶表面被第二金属间隙子层803所覆盖。
请参考图18，可执行如一非等向性干蚀刻工艺的一蚀刻工艺，以形成一第二金属间隙子603、一第三金属间隙子605、一第六金属间隙子611以及一第七金属间隙子613，并分别对应连接到第一金属间隙子601、第四金属间隙子607、第六金属间隙子611以及第七金属间隙子613的各侧壁。在蚀刻工艺之后，可执行如化学机械研磨的一平坦化工艺，以提供一大致平坦表面给接下来的处理步骤。
请往回参考图1、图3及图19，在步骤S27，多个气隙600可形成在基底101上。密封膜907可通过与形成第一隔离膜901相同的沉积工艺而形成在第三隔离膜905上。然后，在密封膜907形成之后，多个沟槽909的维持空间可同时转成多个气隙600。应当理解，“密封”(seal)的术语可意指用形成密封膜907的任何材料密封多个气隙600而不用充填多个气隙600，或者是用形成密封膜907的一些材料部分充填多个气隙600的同时，密封多个气隙600。密封膜907的一厚度可约为
Figure BDA0002655750930000162
至
Figure BDA0002655750930000161
然而，密封膜907可依据情况而设定在任意范围。
图20至图24为依据本公开一实施例中制备半导体元件流程的某部分的剖视示意图。
请参考图20，一第一金属间隙子层801可通过一沉积工艺而形成在第三隔离膜905上，并形成在多个沟槽909中，而沉积工艺例如化学气相沉积、物理气相沉积、溅镀或其他类似工艺。第一金属间隙子层801可覆盖第三隔离膜905的顶表面、多个沟槽909的各底部与各侧壁。
请参考图21，第二金属间隙子层803可通过一沉积工艺而形成在第一金属间隙子层801上，而沉积工艺例如化学气相沉积、物理气相沉积、溅镀或其他类似工艺。第二金属间隙子层803可为一导电材料，具有对于第一金属间隙子层801的蚀刻选择性。请参考图22，可执行如一非等向性干蚀刻工艺的一蚀刻工艺，以移除部分的第二金属间隙子层803，并同时形成设置在第一金属间隙子层801上的第二金属间隙子603、第三金属间隙子605、第六金属间隙子611以及第七金属间隙子613。可执行如化学机械研磨的一平坦化工艺，以提供一大致平坦表面给接下来的处理步骤。
请参考图23，可执行如一非等向性干蚀刻工艺的一蚀刻工艺，以形成第一金属间隙子601、第四金属间隙子607、第五金属间隙子609以及第八金属间隙子615。应当理解，在蚀刻工艺期间，第二金属间隙子603、第三金属间隙子605、第六金属间隙子611以及第七金属间隙子613可分别对应当作第一金属间隙子601、第四金属间隙子607、第五金属间隙子609以及第八金属间隙子615的遮罩使用。因此，第一金属间隙子601的一第一突出部617、第四金属间隙子607的一第二突出部619、第五金属间隙子309的一第三突出部621以及第八金属间隙子615的一第四突出部623可分别对应形成在第二金属间隙子603、第三金属间隙子605、第六金属间隙子611以及第七金属间隙子613下方。可执行一平坦化工艺以提供一大致平坦表面给接下来的处理步骤。
请参考图2及图24，多个气隙600可形成在基底101上。密封膜907可通过与形成第一隔离膜901相同的沉积工艺而形成在第三隔离膜905上。接着，在形成密封膜907之后，可同时形成多个气隙600。
图25为依据本公开一实施例中制备半导体元件100C流程的某部分的剖视示意图。在所述的实施例中，半导体元件100C可包括一基底101、多个绝缘结构103、一主动区105、多个掺杂区107与301、一多晶硅线200、多个接触点403、多个栓塞501与503、多个金属间隙子、多个气隙700A与700B以及多个隔离膜901、903、905与907。
在一些实施例中，多个金属间隙子包括一第一金属间隙子701以及一第二金属间隙子703，第一金属间隙子701设置在栓塞503上，而第二金属间隙子703设置在第一金属间隙子701与位于栓塞503上的气隙700A之间。在一些实施例中，第一金属间隙子701、第二金属间隙子703以及气隙700A的一组合下宽度，等于或大于栓塞503的一上宽度。
在一些实施例中，多个金属间隙子包括一第一金属间隙子705以及一第二金属间隙子707，第一金属间隙子705设置在栓塞501上，第二金属间隙子707设置在第一金属间隙子705与位于栓塞501上的气隙700B之间。在一些实施例中，第一金属间隙子705、第二金属间隙子707以及气隙700B的一组合下宽度，等于或大于栓塞501的一上宽度。
图26为依据本公开一实施例中制备半导体元件100D流程的某部分的剖视示意图。相较于图25的半导体元件100C，半导体元件100D还包括一第一突出部，第一突出部从第一金属间隙子701的一下部朝向气隙700A的方向延伸，而第二金属间隙子703则设置在第一突出部上。在一些实施例中，第一突出部与气隙地一组合宽度等于或大于栓塞503的一上宽度。
由于本公开的半导体元件的设计，当充填有半导体元件的高深宽比的电镀金属结构时，多个金属间隙子可减少隙缝(seams)及空孔(voids)。因此可改善半导体元件的电传输效能(electrical transport performance)。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (20)

1.一种半导体元件，包括：
一基底；
多个栓塞，设置在该基底上；
多个金属间隙子，设置在该多个栓塞上；以及
多个气隙，分别设置在该多个金属间隙子之间。
2.如权利要求1所述的半导体元件，其中该多个金属间隙子包括一第一组金属间隙子、一第二组金属间隙子、一第三组金属间隙子以及一第四组金属间隙子，其中该第二组金属间隙子设置在该第一组金属间隙子与该第三组金属间隙子之间，而该第三组金属间隙子设置在该第二组金属间隙子与该第四组金属间隙子之间。
3.如权利要求2所述的半导体元件，其中该第一组金属间隙子、该第二组金属间隙子以及该第三组金属间隙子分别对应设置在该多个栓塞上，并分别对应电性连接该多个栓塞。
4.如权利要求3所述的半导体元件，其中该第一组金属间隙子包括一第一金属间隙子以及一第二金属间隙子，该第一金属间隙子设置在其中一栓塞上，该第二金属间隙子连接到该第一金属间隙子的一侧壁。
5.如权利要求4所述的半导体元件，其中该第一金属间隙子与该第二金属间隙子的一组合下宽度，等于或大于该其中一栓塞的一上宽度。
6.如权利要求3所述的半导体元件，还包括一密封膜，设置在该多个金属间隙子上。
7.如权利要求6所述的半导体元件，其中该密封膜具有一厚度，约在
Figure FDA0002655750920000011
及
Figure FDA0002655750920000012
之间。
8.如权利要求7所述的半导体元件，其中该多个气隙设置在该密封膜下，并分别对应设置在该第一组金属间隙子与该第二组金属间隙子之间，以及该第三组金属间隙子与该的四组金属间隙子之间。
9.如权利要求4所述的半导体元件，还包括一第一突出部，从该第一金属间隙子的一下部朝向该第二组金属间隙子的方向延伸。
10.如权利要求9所述的半导体元件，其中该第一突出部的一宽度等于或大于该其中一栓塞的一上宽度。
11.如权利要求10所述的半导体元件，其中该第二金属间隙子设置在该第一突出部上。
12.如权利要求3所述的半导体元件，其中该第一组金属间隙子包括一第一金属间隙子以及一第二金属间隙子，该第二金属间隙子连接到该第一金属间隙子的一侧壁，该第三组金属间隙子包括一第五间隙子以及一第六间隙子，该第六间隙子连接到该第五间隙子的一侧壁；其中该第五间隙子具有与该第一金属间隙子相同的一轮廓，而第六金属间隙子具有与该第二金属间隙子相同的一轮廓。
13.如权利要求3所述的半导体元件，其中该第四组金属间隙子为一虚拟图案。
14.如权利要求9所述的半导体元件，还包括一第二突出部；其中该第二组金属间隙子包括一第四金属间隙子以及一第二金属间隙子，该第四金属间隙子设置在另一栓塞上，该第二金属间隙子连接到该第四金属间隙子的一侧壁，而该第二突出部从该第四金属间隙子的一下部朝向该第一突出部的方向延伸。
15.如权利要求2所述的半导体元件，其中该第一组金属间隙子包括一第一金属间隙子以及一第二金属间隙子，该第一金属间隙子设置在其中一栓塞上，该第二金属间隙子设置在该第一金属间隙子与其中一气隙之间。
16.如权利要求15所述的半导体元件，其中该第一金属间隙子、该第二金属间隙子以及该气隙的一组合下宽度，等于或大于该其中一栓塞的一上宽度。
17.如权利要求15所述的半导体元件，还包括一第一突出部，从该第一金属间隙子朝向该气隙的方向延伸。
18.如权利要求17所述的半导体元件，其中该第一突出部与该气隙的一组合宽度，等于或大于该其中一栓塞的一上宽度。
19.如权利要求17所述的半导体元件，其中该第二金属间隙子设置在该第一突出部上。
20.一种半导体元件的制备方法，包括：
提供一基底；
形成多个栓塞在该基底上；
形成多个金属间隙子在该多个栓塞上；以及
形成多个气隙在该多个栓塞之间。
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