KR20110076227A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자 및 그 제조 방법은 게이트 패턴 상측에 식각 방지막을 형성함으로써, 수소 등의 불순물이 트랜지스터 내부로 유입되는 것을 방지하여 소자의 특성을 향상시키는 기술이다.
본 발명의 반도체 소자의 제조 방법은 반도체 기판 상부에 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴 양측의 상기 반도체 기판 상부에 제 1 층간 절연막을 형성하되, 상기 제 1 층간 절연막은 상기 게이트 패턴 상측이 노출되도록 형성하는 단계와, 상기 노출된 게이트 패턴 측벽에 식각 방지막을 증착하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 특히, 주변회로 영역에 형성되는 트랜지스터에 관한 것이다.
반도체 메모리 소자 중 디램(DRAM : Dynamic Random Access Memory) 소자 등은 예컨대, 1T1C(하나의 트랜지스터와 하나의 캐패시터)로 구성된 단위 셀(Cell)을 복수개 포함하는 셀 영역과 그 이외의 주변 영역으로 크게 구분된다. 이때, 트랜지스터는 페리 영역에도 함께 형성된다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도이다.
도 1a를 참조하면, 소자분리막(105)이 형성된 반도체 기판(100) 상부에 게이트 전극층(110), 게이트 금속층(115) 및 게이트 하드마스크층(120)의 적층구조를 형성한다. 여기서, 게이트 전극층(110)은 폴리실리콘으로 형성하고, 게이트 금속층(115)은 텅스텐으로 형성한다. 그리고, 게이트 하드마스크층(120)은 질화막으로 형성한다.
다음에, 상술한 적층구조를 패터닝하여 게이트 패턴(125)을 형성한다.
다음에, 게이트 패턴(125)을 포함하는 반도체 기판(100) 표면에 제 1 스페이서층(230)을 증착한다. 이때, 제 1 스페이서층(130)은 질화막 및 산화막의 적층으로 형성한다.
도 1b 및 도 1c를 참조하면, 반도체 기판(100) 표면에 형성된 제 1 스페이서층(130)의 일부를 식각하여 반도체 기판(100)의 소스/드레인 영역을 노출시킨다. 그리고, 식각된 제 1 스페이서층(130)을 마스크로 이온 주입을 수행하여 게이트 패턴(125) 양측 하부의 반도체 기판(100)에 소스/드레인(미도시)을 형성한다.
그 다음, 게이트 패턴(125)을 포함하는 반도체 기판(100) 표면을 따라 제 1 층간 절연막(135)을 증착한다.
그 다음, 제 1 층간 절연막(135) 표면에 제 2 스페이서층(140)을 증착한다. 여기서, 랜딩 플러그 콘택홀 형성 시 면적 확보를 위해 셀 영역의 제 1 층간 절연막(135)은 제거한다. 즉, 주변 회로 영역의 트랜지스터는 셀 영역의 트랜지스터와 달리 제 1 스페이서층(130)과 제 2 스페이서층(140) 사이에 제 1 층간 절연막(135)이 존재한다.
그 다음, 제 1 층간 절연막(135)을 포함하는 전체 상부에 제 2 층간 절연막(145)을 형성한다. 그 다음, 게이트 패턴(125)이 노출될때까지 CMP 공정을 진행한다. 상술한 CMP 공정은 셀 영역에 랜딩 플러그 콘택홀을 형성하기 위해 진행하는 공정이다. 이때, CMP 공정에 의해 'A'와 같이 제 1 스페이서층(130)과 제 2 스페이서층(140)이 일부 소실되면서, 제 1 층간 절연막(135)이 노출된다.
그 다음, 제 2 층간 절연막(145) 및 게이트 패턴(125)을 포함하는 전체 상부에 제 3 층간 절연막(150)을 형성하는데, 제 3 층간 절연막(150)이 노출된 제 1 층간 절연막(135)과 연결되면서 외부로부터 수소(Hydrogen)가 유입되는 경로로 작용할 수 있다.
상술한 바와 같이 층간 절연막들이 연결되는 현상은 외부로부터 수소의 유입경로로 작용할 수 있다. 일반적으로 수소는 층간 절연막으로 사용하는 산화막 내에 많이 분포하고 있으며, 후속으로 진행되는 어닐링 공정에서 외부로 빠져나가게 된다. 그러나, 상기 도 1c와 같은 구조에서 제 3 층간 절연막으로부터 나온 수소는 제 1 층간 절연막을 거쳐 주변회로 영역에 형성된 트랜지스터 내부로 유입될 가능성이 높게 된다. 이러한 수소의 유입은 PMOS의 경우에는 소스/드레인 영역에 주입된 보론 이온과 결합하여 소스/드레인의 도핑농도를 감소시킬 수 있다. 이로 인해 PMOS 특성이 열화되는 문제가 발생한다.
본 발명은 주변회로 영역에 형성되는 게이트 형성 공정을 변경하여 소자의 특성을 향상시키고자 한다.
본 발명의 반도체 소자의 제조 방법은 반도체 기판 상부에 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴 양측의 상기 반도체 기판 상부에 제 1 층간 절연막을 형성하되, 상기 제 1 층간 절연막은 상기 게이트 패턴 상측이 노출되도록 형성하는 단계와, 상기 노출된 게이트 패턴 측벽에 식각 방지막을 증착하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 게이트 패턴 표면에 제 1 스페이서층을 형성하는 단계를 더 포함하고, 제 1 스페이서층은 질화막, 산화막 및 이들의 조합 중 선택된 어느 하나로 형성하며, 제 1 층간 절연막은 산화막으로 형성한다.
식각 방지막은 질화막으로 형성하며, 식각 방지막을 증착하는 단계는 제 1 층간 절연막 및 상기 노출된 게이트 패턴 상부에 질화막을 증착하는 단계와, 에치백 공정을 진행하여 상기 게이트 패턴 측벽에 상기 질화막이 남겨지도록 하는 단계를 포함한다. 그리고, 제 1 층간 절연막 및 식각 방지막 표면에 제 2 스페이서층을 형성하는 단계를 더 포함하며, 제 2 스페이서층은 질화막으로 형성한다.
그리고, 제 2 스페이서층을 포함하는 전체 상부에 제 2 층간 절연막을 형성하는 단계와, CMP 공정으로 상기 제 2 층간 절연막을 식각하여 상기 게이트 패턴 상측을 노출시키는 단계를 더 포함한다.
본 발명에 따른 반도체 소자는 반도체 기판 상부에 형성된 게이트 패턴과, 게이트 패턴 측벽에 순차적으로 적층된 제 1 스페이서층 및 제 2 스페이서층과, 제 1 스페이서층 및 상기 제 2 스페이서층 사이에 형성된 절연막을 포함하는 것을 특징으로 한다.
바람직하게는 절연막 상부에 상기 식각 방지막이 적층되며, 제 1 스페이서층은 질화막, 산화막 및 이들의 조합 중 선택된 어느 하나로 형성하며, 제 2 스페이서층은 질화막이며, 절연막은 산화막이며, 식각 방지막은 질화막인 것을 특징으로 한다.
본 발명에 따른 반도체 소자 및 그 제조 방법은 게이트 패턴 상측에 식각 방지막을 형성함으로써, 수소 등의 불순물이 트랜지스터 내부로 유입되는 것을 방지하여 소자의 특성을 향상시키는 효과를 얻을 수 있다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자를 도시한 단면도이다.
도 2를 참조하면, 소자분리막(205)이 형성된 반도체 기판(200)이 구비되고, 반도체 기판(200) 상부에 게이트 패턴(225)이 구비된다. 여기서, 게이트 패턴(225)은 게이트 전극층(210), 게이트 금속층(215) 및 게이트 하드마스크층(220)의 적층 구조를 형성되어 있다.
그리고, 게이트 패턴(225) 측벽에 제 1 스페이서층(230) 및 제 2 스페이서층(245)이 형성되어 있다. 그리고, 제 1 스페이서층(230) 및 제 2 스페이서층(245) 사이에 절연막(235) 및 식각 방지막(240)의 적층구조가 존재한다. 여기서, 식각 방지막(240)이 절연막(235) 상부에 형성되도록 하는 것이 바람직하다. 따라서, 후속 공정 으로 상부 층간 절연막(미도시) 형성 시 식각 방지막(240)에 의해 상부 층간 절연막(미도시)과 절연막(235)이 연결되는 것을 방지할 수 있다.
이로 인해, 외부에서 수소 등의 불순물이 층간 절연막인 산화막을 통해 내부 트랜지스터로 유입되는 것을 방지할 수 있다.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도로서, 주변 회로 영역만 도시하도록 한다.
도 3a를 참조하면, 소자분리막(305)이 형성된 반도체 기판(300) 상부에 게이트 전극층(310), 게이트 금속층(315) 및 게이트 하드마스크층(320)의 적층구조를 형성한다. 여기서, 게이트 전극층(310)은 폴리실리콘으로 형성하고, 게이트 금속층(315)은 텅스텐으로 형성한다. 그리고, 게이트 하드마스크층(320)은 질화막으로 형성하는 것이 바람직하다.
다음에, 게이트 영역을 정의하는 노광 마스크를 이용한 사진식각으로 상기 적층구조를 패터닝하여 게이트 패턴(325)을 형성한다.
다음에, 게이트 패턴(325)을 포함하는 반도체 기판(300) 표면에 제 1 스페이서층(330)을 증착한다. 이때, 제 1 스페이서층(330)은 질화막 및 산화막의 적층으 로 형성하는 것이 바람직하다.
도 3b를 참조하면, 반도체 기판(300) 표면에 형성된 스페이서층(330)의 일부를 식각하여 반도체 기판(300)의 소스/드레인 영역을 노출시킨다. 그리고, 식각된 스페이서층(330)을 마스크로 이온 주입을 수행하여 게이트 패턴(325) 양측 하부의 반도체 기판(300)에 소스/드레인(미도시)을 형성한다.
그 다음, 클리닝 공정을 진행한다. 상술한 클리닝 공정에 의해 스페이서층(330)의 산화막은 대부분 소실된다.
그 다음, 게이트 패턴(325)을 포함하는 반도체 기판(300) 상부에 제 1 층간 절연막(335)을 형성한다. 여기서, 제 1 층간 절연막(335)은 산화막으로 형성하는 것이 바람직하며, 게이트 패턴(325) 상부를 덮는 높이까지 형성되도록 한다.
그 다음, CMP 공정을 진행하여 제 1 층간 절연막(335)을 평탄화시킨다. 셀 영역에도 제 1 층간 절연막(335)이 형성되는데, 후속으로 형성되는 랜딩 플러그 콘택의 면적 확보를 위해 셀 영역의 제 1 층간 절연막(335)을 제거하는 공정을 추가로 진행하는 것이 바람직하다.
도 3c를 참조하면, 에치 백 공정으로 평탄화된 제 1 층간 절연막(335)을 더 식각하여 게이트 패턴(325) 상측을 노출시킨다. 이때, 게이트 패턴(325)의 게이트 하드마스크층(320)과 제 1 층간 절연막(335)의 식각 선택비 차이로 인해 게이트 패턴(325) 주변의 제 1 층간 절연막(335)이 과식각된다. 즉, 게이트 하드마스크층(320)이 식각 방지막 역할을 하여 도 3c에서와 같이 게이트 패턴(325) 상측이 돌출된 형태가 된다.
그 다음, 돌출된 게이트 패턴(325) 및 제 1 층간 절연막(335)을 표면에 식각방지막(340)을 형성한다. 이때, 식각 방지막(340)은 질화막으로 형성하는 것이 바람직하다.
도 3d를 참조하면, 에치 백 공정으로 식각 방지막(340) 및 제 1 층간 절연막(335)을 식각하여 게이트 패턴(325) 측벽에만 제 1 층간 절연막(335)이 남겨지도록 한다. 이때, 게이트 패턴(325) 양측의 반도체 기판(300)은 노출된다. 에치 백 공정 후 반도체 기판(300)의 손상을 방지하기 위해 큐어링 공정을 추가 진행할 수 있다. 이때, 큐어링 공정은 산화 공정으로 진행되는데, 이러한 산화 공정은 노출된 반도체 기판(300)에 대해서만 진행할 수 있다.
상술한 에치 백 공정에 의해 게이트 패턴(325) 상부의 식각 방지막(340)과 제 1 층간 절연막(335) 상부의 식각 방지막(340)이 동일한 두께로 식각되기 때문에 게이트 패턴(325) 상부에 형성된 식각 방지막(340)이 일부 제거될 수 도 있다. 그러나, 게이트 패턴(325) 상부의 스페이서층(330)과 게이트 하드마스크층(320)이 식각 방지막(340)과 동일한 물질인 질화막으로 형성되어 있으므로 게이트 패턴(325) 상부의 식각 방지막(340)이 일부 제거되어도 무방하다.
도 3e를 참조하면, 식각 방지막(340) 및 제 1 층간 절연막(335)으로 둘러싸여진 게이트 패턴(325)을 포함한 반도체 기판(300) 표면에 제 2 스페이서층(345)을 형성한다. 여기서, 제 2 스페이서층(345)은 셀 영역의 게이트 스페이서 형성 시 형성되며, 질화막으로 형성하는 것이 바람직하다.
도 3f를 참조하면, 제 2 스페이서층(345)을 포함하는 전체 상부에 제 2 층간 절연막(350)을 형성한 후 CMP 공정을 진행한다. 여기서, 제 2 층간 절연막(350)은 산화막으로 형성한다. 이때, 상술한 CMP 공정은 셀 영역에 랜딩 플러그 콘택홀을 형성하기 위해 진행한다. CMP 공정으로 게이트 패턴(325) 상부에 형성된 식각 방지막(340)이 제거되면서 게이트 패턴(325) 상측이 노출된다. 이로 인해 게이트 패턴(325) 상측의 양측에만 식각 방지막(340)이 남겨지게 된다.
그 다음, 제 2 층간 절연막(350) 및 게이트 패턴(325) 상부에 제 3 층간 절연막(355)을 형성한다. 여기서, 제 3 층간 절연막(355)은 산화막으로 형성하는 것이 바람직하다.
이와 같이, 게이트 패턴(325) 상측의 양측에 식각 방지막(340)이 형성됨으로써, CMP 공정 후 게이트 패턴(325) 하측의 양측에 형성된 제 1 층간 절연막(335)과 제 3 층간 절연막(355)이 연결되는 현상을 방지할 수 있다.(도 3f의 'B' 참조.) 이로 인해, 외부에서 수소 등의 불순물이 층간 절연막인 산화막을 통해 내부 트랜지스터로 유입되는 것을 방지할 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도.
도 2는 본 발명에 따른 반도체 소자를 도시한 단면도.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호 설명 >
200, 300 : 반도체 기판 205, 305 : 소자분리막
210, 310 : 게이트 도전층 215, 315 : 게이트 금속층
220, 320 : 게이트 하드마스크층 225, 325 : 게이트 패턴
230, 330 : 제 1 스페이서층 235, 335 : 제 1 층간 절연막
240, 340 : 식각 방지막 245, 345 : 제 2 스페이서층
350 : 제 2 층간 절연막 355 : 제 3 층간 절연막
Claims (14)
- 반도체 기판 상부에 게이트 패턴을 형성하는 단계;상기 게이트 패턴 양측의 상기 반도체 기판 상부에 제 1 층간 절연막을 형성하되, 상기 제 1 층간 절연막은 상기 게이트 패턴 상측이 노출되도록 형성하는 단계; 및상기 노출된 게이트 패턴 측벽에 식각 방지막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 패턴 표면에 제 1 스페이서층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 제 1 스페이서층은 질화막, 산화막 및 이들의 조합 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 층간 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 식각 방지막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 식각 방지막을 증착하는 단계는상기 제 1 층간 절연막 및 상기 노출된 게이트 패턴 상부에 질화막을 증착하는 단계; 및에치백 공정을 진행하여 상기 게이트 패턴 측벽에 상기 질화막이 남겨지도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 층간 절연막 및 식각 방지막 표면에 제 2 스페이서층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 스페이서층은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서,상기 제 2 스페이서층을 포함하는 전체 상부에 제 2 층간 절연막을 형성하는 단계; 및CMP 공정으로 상기 제 2 층간 절연막을 식각하여 상기 게이트 패턴 상측을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판 상부에 형성된 게이트 패턴;상기 게이트 패턴 측벽에 순차적으로 적층된 제 1 스페이서층 및 제 2 스페이서층; 및상기 제 1 스페이서층 및 상기 제 2 스페이서층 사이에 형성된 절연막 및 식각 방지막의 적층구조를 포함하는 것을 특징으로 하는 반도체 소자.
- 제 10 항에 있어서,상기 제 1 스페이서층은 산화막, 질화막 및 이들의 조합 중 선택된 어느 하나인 것을 특징으로 하는 반도체 소자.
- 제 10 항에 있어서,상기 제 1 스페이서층 및 제 2 스페이서층은 질화막인 것을 특징으로 하는 반도체 소자.
- 제 10 항에 있어서,상기 절연막은 산화막인 것을 특징으로 하는 반도체 소자.
- 제 10 항에 있어서,상기 식각 방지막은 질화막인 것을 특징으로 하는 반도체 소자.
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