TW201417140A - 形成圖案的方法 - Google Patents
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Abstract
一種形成圖案的方法。提供具有第一、第二與第三區域的基底。於第一、第二與第三區域的基底上分別形成第一、第二與第三圖案。第一圖案具有線寬L1與間距S1,且S1/L1=3。第二圖案具有線寬L2與間距S2,且S2/L2為大於或等於3的整數。第三圖案具有線寬L3與間距S3,且S3/L3=1。於第一、第二與第三圖案的側壁上分別形成第一、第二與第三間隙壁。於第一區域的基底上形成第一罩幕層。於暴露出的基底上形成第二罩幕層。移除第一罩幕層、第一圖案、第二圖案與第三圖案。
Description
本發明是有關於一種半導體製程,且特別是有關於一種形成圖案的方法。
隨著積體電路技術的進步及元件尺寸的縮小化與集積化,圖案的線寬(line width)與間距(space)尺寸亦隨之縮小。當圖案的尺寸持續縮小,在製作這些圖案時,有可能受限於微影機台的曝光極限而無法形成精確的圖案。舉例來說,對於目前所使用的微影機台來說,無法精確地製作出線寬小於或等於50 nm且間距與線寬的比例為1:1的圖案。為了克服上述問題,發展了二次圖案化(double patterning)製程。
一般的半導體製程中,在不同區域的基底上的圖案通常具有不同的間距線寬比。然而,目前的二次圖案化製程只能同時在不同區域的基底上製作出相同間距線寬比的圖案。若要在不同區域的基底上製作出具有不同的間距線寬比的圖案,則必須額外使用至少一道光罩。如此一來,製程步驟變得複雜,且生產成本也隨之提高。
本發明提供一種形成圖案的方法,其可同時於不同區域的基板上形成具有不同間距線寬比的圖案。
本發明提出一種形成圖案的方法,其是先提供具有第一區域、第二區域與第三區域的基底。然後,於第一區域、
第二區域與第三區域的基底上分別形成第一圖案、第二圖案與第三圖案,所述第一圖案具有第一線寬L1與第一間距S1,所述第二圖案具有第二線寬L2與第二間距S2,所述第三圖案具有第三線寬L3與第三間距S3,其中S1/L1=3,S2/L2為大於或等於3的整數且S3/L3=1。接著,於第一圖案、第二圖案與第三圖案的側壁上分別形成第一間隙壁、第二間隙壁與第三間隙壁。而後,於第一區域的基底上形成第一罩幕層,其覆蓋第一圖案與第一間隙壁。繼之,於暴露出的基底上形成第二罩幕層。之後,移除第一罩幕層、第一圖案、第二圖案與第三圖案。
基於上述,在本發明的形成圖案的方法中,藉由二次圖案化製程且僅使用兩道光罩即可同時在不同區域的基底上形成具有不同的間距線寬比的圖案,因而有效地降低製程複雜度,並節省製程成本。
為讓本發明的上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
圖1A至圖1E為依照本發明的第一實施例所繪示的圖案的形成流程剖面示意圖。應注意,圖式僅作為解說之用,並非用以限定本發明。
首先,請參照圖1A,提供基底100,其具有第一區域101、第二區域102及第三區域103。基底100例如為介電基底、導體基底或矽基底。繼之,於第一區域101、第二區域102與第三區域103的基底100上分別形成第一圖案104、第
二圖案106與第三圖案108,其中第一圖案104具有線寬L1與間距S1,第二圖案106具有線寬L2與間距S2,第三圖案108具有線寬L3與間距S3。在第一區域101中,第一圖案104的間距S1與線寬L1的比例為3:1,即間距S1/線寬L1=3。在第二區域102中,第二圖案106的間距S2與線寬L2的比例為大於或等於3的整數。在第三區域103中,第三圖案108的間距S3與線寬L3的比例為1:1,即間距S3/線寬L3=1。此外,線寬L1與線寬L2小於或等於50 nm,線寬L3大於50 nm。在本實施例中,線寬L1與線寬L2例如為50 nm,而線寬L3例如為150 nm。此外,在本實施例中,雖繪示第二圖案106的間距S2/線寬L2=3,但本發明不限定於此。在其他的實施例中,依實際不同的需求可將第二圖案106的間距S2/線寬L2調整為大於3的整數。
第一圖案104、第二圖案106及第三圖案108的材料例如是光阻。第一圖案104、第二圖案106及第三圖案108的形成方法例如是先在整個基底100上沈積一層光阻材料層(未繪示),再對光阻材料層進行微影製程。在其他實施例中,第一圖案104、第二圖案106及第三圖案108的材料亦可為碳(carbon)。
接著,請參照圖1B,於第一圖案104、第二圖案106與第三圖案108的側壁上分別形成第一間隙壁105、第二間隙壁107與第三間隙壁109。第一間隙壁105、第二間隙壁107與第三間隙壁109的材料例如是氧化物、氮化物或其他適當的材料。第一間隙壁105、第二間隙壁107與第三間隙壁109
的形成方法例如是先利用化學氣相沈積法於基底上共形地形成間隙壁材料層(未繪示),接著對間隙壁材料層進行非等向性蝕刻製程。一般來說,在利用化學氣相沈積法來沈積間隙壁材料層時,可將間隙壁材料層的沈積厚度控制為與第一圖案104的線寬L1相同,以在非等向性蝕刻製程之後形成寬度與線寬L1相同的第一間隙壁105。透過形成寬度與線寬L1相同的第一間隙壁105,可使得在第一區域101中兩相鄰的第一間隙壁105之間的距離與線寬L1相同。舉例而言,在第一區域101中,第一圖案104的間距S1與線寬L1的比例為3:1,故當線寬L1為50 nm時,兩相鄰的第一間隙壁105之間的距離也為50 nm。
然後,請參照圖1C,於第一區域101的基底100上形成第一罩幕層110,其覆蓋住第一圖案104與第一間隙壁105。第一罩幕層110的材料例如是光阻。第一罩幕層110的形成方法例如是先在整個基底100上沈積一層光阻材料層(未繪示),再對光阻材料層進行微影製程。在其他實施例中,第一罩幕層110的材料亦可為碳(carbon)。
之後,請參照圖1D,於暴露出的基底100上形成第二罩幕層112。第二罩幕層112的材料例如是氧化物、氮化物或其他適當的材料。第二罩幕層112的形成方法例如是先於整個基底100上形成罩幕材料層(未繪示),接著進行非等向性蝕刻製程,移除位於第一罩幕層110、第二圖案106、第二間隙壁107、第三圖案108與第三間隙壁109上方的罩幕材料層。特別一提的是,在第三區域103中,在形成第三間
隙壁109之後,依據線寬L3與間距S3的尺寸,兩相鄰的第三間隙壁109之間可能具有空隙,也可能不具有空隙。在兩相鄰的第三間隙壁109之間不具有空隙的情況下,第二罩幕層112則不會形成於第三區域103中。
接著,請參照圖1E,移除第一罩幕層110、第一圖案104、第二圖案106與第三圖案108,以在基底100的第一區域101、第二區域102與第三區域103上分別形成具有不同間距線寬比的圖案。詳細地說,第一區域101上所形成的圖案由第一間隙壁105構成,此圖案具有間距S1'與線寬L1',且間距S1'/線寬L1'=1。第二區域102上所形成的圖案由第二間隙壁107及第二罩幕層112構成,此圖案具有間距S2'與線寬L2',且間距S2'/線寬L2'=1/3。第三區域103上所形成的圖案由第三間隙壁109及第二罩幕層112構成,此圖案具有間距S3'與線寬L3',且間距S3'/線寬L3'=1。移除第一罩幕層110、第一圖案104、第二圖案106與第三圖案108的方法例如是進行灰化(ashing)處理。
在第二區域102中,移除第二圖案106之後所形成的圖案的間距S2'即為第二圖案106的線寬L2,而線寬L2'即為第二圖案106的間距S2。因此,第二區域102上所形成的圖案的間距S2'與線寬L2'可分別對應於第二圖案106的線寬L2與間距S2(如圖1A所示)而改變。同樣地,在第一區域101中,移除第一圖案104之後所形成的圖案的間距S1'即為第一圖案104的線寬L1,而線寬L1'即為第一間隙壁105的寬度;在第三區域103中,移除第三圖案108之後所形成的圖
案的間距S3'即為第三圖案108的線寬L3,而線寬L3'即為第三圖案108的間距S3。因此,第三區域103上所形成的圖案的間距S3'與線寬L3'可分別對應於第三圖案108的線寬L3與間距S3(如圖1A所示)而改變。也就是說,在本實施例中,在移除第一罩幕層110、第一圖案104、第二圖案106與第三圖案108之後,在第一區域101中,圖案的線寬L1'為50 nm,且間距S1'與線寬L1'的比例為1:1;在第二區域102中,圖案的間距S2'為50 nm,且間距S2'與線寬L2'的比例為1:3;在第三區域103中,圖案的線寬L3'為150 nm,且間距S3'與線寬L3'的比例為1:1。
基於第一實施例可知,藉由二次圖案化製程且僅使用兩道光罩即可同時在基底100的第一區域101、第二區域102與第三區域103上分別形成具有不同間距線寬比的圖案,且間距線寬比可依實際需要進行調整。因此,可有效地降低製程複雜度、節省製程成本。
特別一提的是,依照基底100的類型,上述在不同區域的基底上的具有不同間距線寬比的圖案可用來形成所需的元件。以下藉由第二實施例至第四實施例來詳細說明。然而,下列實施例並非用以限制本發明。
圖2A至圖2B為依照本發明的第二實施例所繪示的圖案的形成流程剖面示意圖。在圖2A至圖2B中,與圖1E相同的元件將以相同的標號表示,於此不另行說明。在本實施例中,基底100為介電基底。
首先,請參照圖2A,在進行圖1E所述的步驟之後,於
整個基底100上形成導體材料層214。導體材料層214的材料例如是金屬,且其形成方式例如是化學氣相沈積法。
然後,請參照圖2B,進行平坦化製程,直到暴露出第一間隙壁105、第二間隙壁107、第三間隙壁109與第二罩幕層112,以形成導體圖案215。第一區域101中的導體圖案215的間距S1"/線寬L1"=1;第二區域102中的導體圖案215的間距S2"/線寬L2"=3以及第三區域103中的導體圖案215的間距S3"/線寬L3"=1。在本實施例中,導體圖案215可作為導線圖案之用。此外,在本實施例中,在第一區域101中,導線圖案的線寬為50 nm,且間距與線寬的比例為1:1;在第二區域102中,導線圖案的線寬為50 nm,且間距與線寬的比例為3:1;在第三區域103中,導線圖案的線寬為150 nm,且間距與線寬的比例為1:1。
基於第二實施例可知,對應於第一實施例中所形成的具有不同間距線寬比的圖案,可在基底100的第一區域101、第二區域102與第三區域103上分別形成具有不同間距線寬比的導體圖案215。此外,僅需要使用兩道光罩即可在基底100的不同區域中形成具有不同間距線寬比的導體圖案215,因而可有效地降低製程複雜度並節省製程成本。
圖3為依照本發明的第三實施例所繪示的圖案的形成流程剖面示意圖。在圖3中,與圖1E相同的元件將以相同的標號表示,於此不另行說明。在本實施例中,基底100為導體基底,且配置在一介電層316上。
請參照圖3,在進行圖1E所述的步驟之後,以第一間
隙壁105、第二間隙壁107、第三間隙壁109與第二罩幕層112為罩幕,移除未被第一間隙壁105、第二間隙壁107、第三間隙壁109與第二罩幕層112所覆蓋的基底100而形成閘極圖案317。上述移除部分基底100的方法例如為進行乾蝕刻製程。第一區域101中的閘極圖案317的間距S1'''/線寬L1'''=1;第二區域102中的閘極圖案317的間距S2'''/線寬L2'''=1/3;第三區域103中的閘極圖案317的間距S3'''/線寬L3'''=1。在本實施例中,在第一區域101中,閘極圖案317的線寬L1'''為50 nm,且間距S1'''與線寬L1'''的比例為1:1;在第二區域102中,閘極圖案317的間距S2'''為50 nm,且間距S2'''與線寬L2'''的比例為1:3;在第三區域103中,閘極圖案317的線寬L3'''為150 nm,且間距S3'''與線寬L3'''的比例為1:1。
基於第三實施例可知,對應於第一實施例中所形成的具有不同間距線寬比的圖案,可在基底100的第一區域101、第二區域102與第三區域103上分別形成具不同間距線寬比的閘極圖案317。此外,僅需要使用兩道光罩即可在基底100的不同區域中形成具有不同間距線寬比的閘極圖案317,因而可有效地降低製程複雜度並節省製程成本並。
圖4A至圖4D為依照本發明的第四實施例所繪示的圖案的形成流程剖面示意圖。在圖4A至圖4D中,與圖1E相同的元件將以相同的標號表示,於此不另行說明。在本實施例中,基底100為矽基底。
首先,請參照圖4A,以第一間隙壁105、第二間隙壁
107、第三間隙壁109與第二罩幕層112為罩幕,移除部分基底100,以形成多個溝渠418。移除基底100的方法例如是進行乾蝕刻製程。
然後,請參照圖4B,於基底上100形成絕緣材料層420,並填滿溝渠418。絕緣材料層420的材料例如是氧化物、氮化物或其他適當的材料,且形成方法例如為進行化學氣相沈積法。
接著,請參照圖4C,進行平坦化製程,直到暴露出第一間隙壁105、第二間隙壁107、第三間隙壁109與第二罩幕層112,以形成淺溝渠隔離(shallow trench isolation,STI)圖案422。
而後,請參照圖4D,移除第一間隙壁105、第二間隙壁107、第三間隙壁109與第二罩幕層112,保留淺溝渠隔離圖案422。上述第一間隙壁105、第二間隙壁107、第三間隙壁109與第二罩幕層112的移除方法例如為進行乾蝕刻製程。第一區域101中的淺溝渠隔離圖案422的間距S1""/線寬L1""=1;第二區域102中的淺溝渠隔離圖案422的間距S2""/線寬L2'''=3以及第三區域103中的淺溝渠隔離圖案422的間距S3""/線寬L3""=1。在本實施例中,在第一區域101中,淺溝渠隔離圖案422的線寬L1""為50 nm,且間距S1""與線寬L1""的比例為1:1;在第二區域102中,淺溝渠隔離圖案422的線寬L2""為50 nm,且間距S2""與線寬L2""的比例為3:1。在第三區域103中,淺溝渠隔離圖案422的線寬L3""為150 nm,且間距S3""與線寬L3""的比例為1:1。
基於第四實施例可知,對應於第一實施例中所形成的具有不同間距線寬比的圖案,可在基底100的第一區域101、第二區域102與第三區域103上分別形成具有不同間距線寬比的淺溝渠隔離圖案422。此外,僅需要使用兩道光罩即可在基底100的不同區域中形成具有不同間距線寬比的淺溝渠隔離圖案422,因而可有效地降低製程複雜度並節省製程成本。
綜上所述,在上述實施例所提出的形成圖案的方法中,藉由二次圖案化製程且僅使用兩道光罩,可同時在不同區域的基底上形成具有不同間距線寬比的圖案,因此可有效地降低製程複雜度,並節省製程成本。此外,可依據不同區域中的需求來調整各區域中的圖案的間距線寬比,因此本發明的圖案形成方法可應用於更多領域中。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明的精神和範圍內,當可作些許的更動與潤飾,故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧基底
101‧‧‧第一區域
102‧‧‧第二區域
103‧‧‧第三區域
104‧‧‧第一圖案
105‧‧‧第一間隙壁
106‧‧‧第二圖案
107‧‧‧第二間隙壁
108‧‧‧第三圖案
109‧‧‧第三間隙壁
110‧‧‧第一罩幕層
112‧‧‧第二罩幕層
214‧‧‧導體材料層
215‧‧‧導體圖案
316‧‧‧介電層
317‧‧‧閘極圖案
418‧‧‧溝渠
420‧‧‧絕緣材料層
422‧‧‧淺溝渠隔離圖案
L1、L2、L3、L1'、L2'、L3'、L1"、L2"、L3"、L1'''、L2'''、L3'''、L1""、L2""、L3""‧‧‧線寬
S1、S2、S3、S1'、S2'、S3'、S1"、S2"、S3"、S1'''、S2'''、S3'''、S1""、S2""、S3""‧‧‧間距
圖1A至圖1E為依照本發明的第一實施例所繪示的圖案的形成流程剖面示意圖。
圖2A至圖2B為依照本發明的第二實施例所繪示的圖案的形成流程剖面示意圖。
圖3為依照本發明的第三實施例所繪示的圖案的形成流程剖面示意圖。
圖4A至圖4D為依照本發明的第四實施例所繪示的圖案的形成流程剖面示意圖。
100‧‧‧基底
101‧‧‧第一區域
102‧‧‧第二區域
103‧‧‧第三區域
105‧‧‧第一間隙壁
107‧‧‧第二間隙壁
109‧‧‧第三間隙壁
112‧‧‧第二罩幕層
L1'、L2'、L3'‧‧‧線寬
S1'、S2'、S3'‧‧‧間距
Claims (10)
- 一種形成圖案的方法,包括:提供具有第一區域、第二區域與第三區域的基底;於所述第一區域、所述第二區域與所述第三區域的所述基底上分別形成第一圖案、第二圖案與第三圖案,所述第一圖案具有第一線寬L1與第一間距S1,所述第二圖案具有第二線寬L2與第二間距S2,所述第三圖案具有第三線寬L3與第三間距S3,其中S1/L1=3,S2/L2為大於或等於3的整數且S3/L3=1;於所述第一圖案、所述第二圖案與所述第三圖案的側壁上分別形成第一間隙壁、第二間隙壁與第三間隙壁;於所述第一區域的所述基底上形成第一罩幕層,所述第一罩幕層覆蓋所述第一圖案與所述第一間隙壁;於暴露出的所述基底上形成第二單幕層;以及移除所述第一罩幕層、所述第一圖案、所述第二圖案與所述第三圖案。
- 如申請專利範圍第1項所述之形成圖案的方法,其中所述第一線寬L1與所述第二線寬L2小於或等於50 nm,而所述第三線寬L3大於50 nm。
- 如申請專利範圍第1項所述之形成圖案的方法,其中所述第一間隙壁、所述第二間隙壁與所述第三間隙壁的形成方法包括:於所述基底上共形地形成間隙壁材料層;以及進行非等向性蝕刻製程。
- 如申請專利範圍第1項所述之形成圖案的方法,其中所述第二罩幕層的形成方法包括:於所述基底上形成罩幕材料層;以及進行非等向性蝕刻製程,移除位於所述第一罩幕層、所述第二圖案、所述第二間隙壁、所述第三圖案與所述第三間隙壁上方的所述罩幕材料層。
- 如申請專利範圍第1項所述之形成圖案的方法,其中所述基底為介電基底。
- 如申請專利範圍第5項所述之形成圖案的方法,其中在移除所述第一罩幕層、所述第一圖案、所述第二圖案與所述第三圖案之後,更包括:於所述基底上形成導體材料層;以及進行平坦化製程,直到暴露出所述第一間隙壁、所述第二間隙壁、所述第三間隙壁與所述第二罩幕層。
- 如申請專利範圍第1項所述之形成圖案的方法,其中所述基底為導體基底。
- 如申請專利範圍第7項所述之形成圖案的方法,其中在移除所述第一罩幕層、所述第一圖案、所述第二圖案與所述第三圖案之後,更包括以所述第一間隙壁、所述第二間隙壁、所述第三間隙壁與所述第二罩幕層為罩幕,移除部分所述基底。
- 如申請專利範圍第1項所述之形成圖案的方法,其中所述基底為矽基底。
- 如申請專利範圍第9項所述之形成圖案的方法, 其中在移除所述第一罩幕層、所述第一圖案、所述第二圖案與所述第三圖案之後,更包括:以所述第一間隙壁、所述第二間隙壁、所述第三間隙壁與所述第二罩幕層為罩幕,移除部分所述基底,以形成多個溝渠;於所述基底上形成絕緣材料層,並填滿所述溝渠;進行平坦化製程,直到暴露出所述第一間隙壁、所述第二間隙壁、所述第三間隙壁與所述第二罩幕層;以及移除所述第一間隙壁、所述第二間隙壁、所述第三間隙壁與所述第二罩幕層。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW101139977A TWI478212B (zh) | 2012-10-29 | 2012-10-29 | 形成圖案的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
---|---|
TW201417140A true TW201417140A (zh) | 2014-05-01 |
TWI478212B TWI478212B (zh) | 2015-03-21 |
Family
ID=51293912
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
TW (1) | TWI478212B (zh) |
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---|---|
TWI478212B (zh) | 2015-03-21 |
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