TW201606879A - 鰭狀場效電晶體元件製造方法 - Google Patents

鰭狀場效電晶體元件製造方法 Download PDF

Info

Publication number
TW201606879A
TW201606879A TW103126975A TW103126975A TW201606879A TW 201606879 A TW201606879 A TW 201606879A TW 103126975 A TW103126975 A TW 103126975A TW 103126975 A TW103126975 A TW 103126975A TW 201606879 A TW201606879 A TW 201606879A
Authority
TW
Taiwan
Prior art keywords
forming
multilayer structure
layer
sacrificial pattern
manufacturing
Prior art date
Application number
TW103126975A
Other languages
English (en)
Other versions
TWI540650B (zh
Inventor
傅思逸
蔡世鴻
洪裕祥
馮立偉
鄭志祥
Original Assignee
聯華電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 聯華電子股份有限公司 filed Critical 聯華電子股份有限公司
Priority to TW103126975A priority Critical patent/TWI540650B/zh
Priority to US14/516,554 priority patent/US9123659B1/en
Publication of TW201606879A publication Critical patent/TW201606879A/zh
Application granted granted Critical
Publication of TWI540650B publication Critical patent/TWI540650B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/056—Making the transistor the transistor being a FinFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

本發明提供一種鰭狀場效電晶體元件製造方法，其包括以下步驟。首先，於基板上依序形成第一多層結構與第二多層結構，再於第二多層結構上形成第一犧牲圖案，接著，於第一犧牲圖案之側壁上形成第一間隙壁，以第一間隙壁為硬罩幕，蝕刻部分第二多層結構，用以形成第二犧牲圖案，並於第二犧牲圖案之側壁上形成第二間隙壁，再以第二間隙壁為硬罩幕，圖案化第一多層結構，最後，以圖案化第一多層結構為硬罩幕蝕刻部分基板，用以形成至少一第一鰭狀結構。

Description

鰭狀場效電晶體元件製造方法
一種電晶體元件製造方法，特別是一種鰭狀場效電晶體元件製造方法。
隨著科技的進步，在追求微小化的同時，還必須確保效能的提升，相較於一般平面的場效電晶體，鰭狀場效電晶體元件(Fin Field-Effect Transistor，簡稱FinFET)，能夠更妥善地控制電流，並同時降低漏電和動態功耗。在元件微小化的趨勢下，鰭式場效電晶體已達奈米尺寸，然而，黃光製程之解析度有其極限，無法對小於78奈米之光阻圖案間隔(pitch)進行曝光。有鑑於此，如何完成小於78奈米光阻圖案間隔之黃光製程，係為本案發展之一目的。
為達本案之一目的，本發明提供一種鰭狀場效電晶體元件製造方法，其包括以下步驟。首先，於基板上依序形成第一多層結構與第二多層結構，再於第二多層結構上形成第一犧牲圖案，接著，於第一犧牲圖案之側壁上形成第一間隙壁之後，移除第一犧牲圖案。接下來，以第一間隙壁為硬罩幕，蝕刻部分第二多層結構，用以形成第二犧牲圖案，並於第二犧牲圖案之側壁上形成第二間隙壁，之後，再移除第二犧牲圖案，並以第二間隙壁為硬罩幕，圖案化第一多層結構， 最後，以圖案化第一多層結構為硬罩幕蝕刻部分基板，用以形成至少一第一鰭狀結構。
於本發明之一實施例中，在前述之於第二多層結構上形成第一犧牲圖案之步驟，同時於第二多層結構上形成第一大蕊軸。
於本發明之一實施例中，前述之製造方法更包括於移除第一犧牲圖案之步驟前，遮蔽第一大蕊軸；以及於移除第一犧牲圖案之步驟後，暴露出第一大蕊軸，且於前述蝕刻部分第二多層結構之步驟，同時移除該第一大蕊軸。
於本發明之一實施例中，在前述第二多層結構上形成第一犧牲圖案之步驟，同時於第二多層結構上形成第一中蕊軸，且在前述遮蔽第一大蕊軸之步驟，同時遮蔽第一中蕊軸。另外，在前述暴露出第一大蕊軸之步驟，同時暴露出第一中蕊軸，且在前述蝕刻部分第二多層結構之步驟，同時移除該第一中蕊軸。
於本發明之一實施例中，在前述形成第二犧牲圖案之步驟，同時形成第二大蕊軸。另外，前述製造方法更包括於移除第二犧牲圖案之步驟前，遮蔽第二大蕊軸，以及於移除第二犧牲圖案之步驟後，暴露出第二大蕊軸。另外，在前述形成至少一第一鰭狀結構之步驟，同時移除第二大蕊軸並形成監控結構。
於本發明之一實施例中，在前述形成第二犧牲圖案之步驟，同時形成第二中蕊軸。另外，前述製造方法更包括於形成第二間隙壁之步驟前，圖案化第二中蕊軸。
於本發明之一實施例中，在前述移除第二犧牲圖案之步驟，同時移除圖案化第二中蕊軸，且在前述形成至少一鰭狀結構之步驟，同時形成至少一第二鰭狀結構。
於本發明之一實施例中，前述至少一第一鰭狀結構之寬度介於10奈米至15奈米，至少一第二鰭狀結構之寬度介於10奈米至 15奈米，且監控結構之寬度介於45微米至80微米。
於本發明之一實施例中，前述至少一第一鰭狀結構形成於邏輯區中，至少一第二鰭狀結構形成於記憶體區中，且監控結構形成於監控區中。
於本發明之一實施例中，前述之第二多層結構中任相鄰二層由不同材料所組成，其最上層之材料與第一間隙壁之間具有不同的蝕刻速率。
於本發明之一實施例中，前述之第一多層結構中任相鄰二層由不同材料所組成，其最上層之材料與該第二間隙壁之間具有不同的蝕刻速率。
於本發明之一實施例中，前述形成第一多層結構之步驟包括於基板上依序形成氮化物層與氧化物層，且前述形成第二間隙壁之步驟包括於氧化物層上形成另一氮化物層，且與第二犧牲圖案共形；以及回蝕該另一氮化物層。
於本發明之一實施例中，前述形成第二多層結構之步驟包括於第一多層結構上依序形成矽層與氮化物層，且前述形成第一間隙壁之步驟包括於氮化物層上形成氧化物層，且氧化物層與第一犧牲圖案共形；以及回蝕氧化物層。
於本發明之一實施例中，前述之製造方法更包括於基板中形成至少一淺溝渠，並於淺溝渠中填入絕緣材料層，以及對絕緣材料層進行平坦化製程。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
10、50‧‧‧基板
11、51‧‧‧第一多層結構
101、105‧‧‧緩衝層
102‧‧‧底部層
103‧‧‧頂部層
104、13、504‧‧‧犧牲層
106、506‧‧‧介電層
12、52‧‧‧第二多層結構
14‧‧‧圖案化光阻層
21、31、61、71‧‧‧犧牲圖案
23、33、63、73‧‧‧大蕊軸
24、34‧‧‧材料層
241、243、641、642、643‧‧‧第一間隙壁
25、35、65、75‧‧‧光阻層
26、66‧‧‧圖案化介電層
27‧‧‧圖案化緩衝層
341、343、741、742、743‧‧‧第二間隙壁
36‧‧‧圖案化頂部層
37‧‧‧圖案化底部層
38‧‧‧圖案化緩衝層
401、801‧‧‧圖案化第一多層結構
41、81、82‧‧‧鰭狀結構
410‧‧‧淺溝渠
412‧‧‧淺溝渠隔離結構
43、83‧‧‧監控結構
62、72‧‧‧中蕊軸
72’‧‧‧圖案化第二中蕊軸
P1、P2、P3‧‧‧間距
R1‧‧‧邏輯區
R2‧‧‧記憶體區
R3‧‧‧監控區
圖1至圖19繪示本發明之第一實施例之鰭狀場效電晶體元件製造過程之剖面示意圖；圖20至圖29繪示本發明之第二實施例之鰭狀場效電晶體元件製造過程之剖面示意圖；以及圖30為本發明之第二實施例中圖案化第二中蕊軸之上視示意圖。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之一較佳實施例的詳細說明中，將可清楚的呈現。以下實施例中所提到的方向用語，例如：上、下、左、右、前或後等，僅是參考附加圖式的方向。因此，使用的方向用語是用來說明並非用來限制本發明。
圖1至圖19繪示本發明之第一實施例之鰭狀場效電晶體元件製造過程之剖面示意圖。本發明第一實施例之製造方法包含多個步驟，首先請參照圖1，提供基板10，其可為矽基板，或含有摻雜質之矽基板。接著，於基板10上形成多層堆疊結構，如依序形成第一多層結構11與第二多層結構12。第一多層結構11與第二多層結構12皆具有兩層以上之不同材料，且任意相鄰兩層為不同材料所組成。於本發明一實施例中，形成第一多層結構12可包含於基板10上依序形成緩衝層101、底部層102與頂部層103；形成第二多層結構12可包含於頂部層103上形成犧牲層104、緩衝層105與介電層106。其中，緩衝層101、底部層102、頂部層103、緩衝層105與介電層106之材料可為氧化矽或氮化矽，犧牲層104之材料可為多晶矽或非晶矽，不過，值得注意的是，該些多層堆疊結構中任意相鄰的兩層於蝕刻製程中可具有不同的蝕刻速率。另外，緩衝層101與105為可選擇性的，因此，於其他實施例中，第一多層結構11不包含緩衝層101，第二多層結構12不包含緩衝層105。第一多層結構11與第二多層結構12的形成方法可利用物理氣相沉積(Physical Vapor Deposition,PVD)、化學氣 相沉積(Chemical Vapor Deposition,CVD)、原子層沈積(Atomic Layer Deposition,ALD)、熱氧化製程等或其他技術。於其他實施例中可再依序往上堆疊更多不同材料層。
接下來，於第二多層結構12上形成第一犧牲圖案21與第一大蕊軸23，其步驟包括，第二多層結構12上形成犧牲層13，犧牲層13之材料可為非晶矽或多晶矽；於犧牲層13上形成光阻層(圖未示)，光阻層可為單層或三層結構，之後利用光罩(photomask)進行微影製程(lithography)，於犧牲層13上形成圖案化光阻層14(如圖2所示)，再以圖案化光阻層14為硬罩幕進行犧牲層蝕刻製程，去除部分之犧牲層13，用以於第二多層結構12上形成至少一個第一犧牲圖案21與第一大蕊軸(mandrel)23，並暴露出第二多層結構12之部分表面(如圖3所示)。其中，相鄰的第一犧牲圖案21之間距(pitch)P1可為128奈米。於本實施例中，犧牲層蝕刻製程可為非等向性蝕刻製程，如乾式蝕刻製程，利用四氟化碳(CF4)/氮氣(N2)或氯氣(Cl2)作為蝕刻氣體。
之後，形成第一間隙壁(spacer)，其步驟包括，於第一犧牲圖案21與第一大蕊軸23上形成第一材料層24，如圖4所示，第一材料層24與每個第一犧牲圖案21、第一大蕊軸23共形(conformal)，並與暴露出來的部分第二多層結構12表面相接觸；接著，對第一材料層24進行回蝕(etch back)製程，用以於每個第一犧牲圖案21之側壁形成一對第一間隙壁241，並於第一大蕊軸23之側壁形成一對第一間隙壁243。另外，回蝕製程可為非等向性蝕刻製程，使第一間隙壁241與243呈帆船形(sail-shaped)(如圖5所示)。值得注意的是，第一材料層24與第一犧牲圖案21及第一大蕊軸23之間於回蝕製程中具有高蝕刻選擇比，據此，可回蝕至第一材料層24暴露出第一犧牲圖案21及第一大蕊軸23的表面而停止。另外，第一材料層24與其下方接觸之介電層106於回蝕製程中具有高蝕刻選擇比，例如，第一材料層24由氧化矽所組成，而介電層106由氮化矽所組成，兩者之材料亦 可互換。
接著，掏除第一犧牲圖案21，僅留下該些第一間隙壁241。可利用一般蝕刻製程來移除每對第一間隙壁241所圍繞的第一犧性圖案21，如乾式或濕式蝕刻製程，並暴露出部分之介電層106表面(如圖7所示)。值得注意的是，於本實施例中，在移除第一犧牲圖案21之前，可於第一大蕊軸23與第一間隙壁243上覆蓋光阻層25，待完全掏除第一犧牲圖案21後，才移除光阻層25，以再度暴露出第一大蕊軸23與第一間隙壁243(如圖6至圖8所示)。利用光阻層25遮蔽住第一大蕊軸23，以避免第一大蕊軸23於移除第一犧牲圖案21時一併被移除。其中，濕式蝕刻製程可利用氫氧化氨、磷酸、氫氧化四甲基銨或上述組合作為蝕刻劑。
接下來，進行第一圖案轉移製程，具體來說，如圖8所示，利用每個第一間隙壁241及第一大蕊軸23與其相鄰的第一間隙壁243作為硬罩幕，將每個第一間隙壁241及第一大蕊軸23與其相鄰的第一間隙壁243之圖案轉移至第二多層結構12。本實施例之第一圖案轉移製程可包含多個一般蝕刻製程，例如，先去除第二多層結構21之部分介電層106，用以形成圖案化介電層26(如圖9所示)；接著，利用第一間隙壁241與243及圖案化介電層26所堆疊的結構作為硬罩幕，去除部分的緩衝層105，用以形成圖案化緩衝層27，雖然於本實施例之第一圖案轉移製程中，介電層106相較於第一間隙壁241及243具有較高的蝕刻速率，但經過多個蝕刻製程，第一間隙壁241及243仍可能會被去除部分或完全去除，例如，於本發明一實施例中，第一間隙壁241與243的材料為氧化矽、介電層106的材料為氮化矽、緩衝層105為氧化矽，於蝕刻介電層106時，第一間隙壁241與243可能僅少量被移除，當蝕刻至緩衝層105時，由於第一間隙壁241與243的蝕刻速率與緩衝層105相近，因此，可能被完全移除。不過，即使第一間隙壁241與243被完全去除，仍留下圖案化介電層26與圖案化緩衝層27作為硬罩幕，來移除部分犧牲層104，用以形成至少一個第二犧性 圖案31與第二大蕊軸33(如圖10所示)，據此完成第一圖案轉移製程，圖案轉移製程又可稱為側壁圖像轉移製程(sidewall image transfer,SIT)。值得注意的是，請參見圖9至圖10，在移除部分犧牲層104時，第一大蕊軸23將一併被移除，留下圖案化介電層26、圖案化緩衝層27與第二大蕊軸33所堆疊之結構配置於第一多層結構11上。
之後，形成第二間隙壁。具體來說，如圖11所示，先移除圖案化介電層26與圖案化緩衝層27，暴露出每個第二犧牲圖案31與第二大蕊軸33，其中，相鄰的第二犧牲圖案31之間距P2可為前述相鄰的第一犧牲圖案21之間距P1之一半，例如為64奈米；再如圖12所示，於第二犧牲圖案31與第二大蕊軸33上形成第二材料層34，其中，第二材料層34與第二犧牲圖案31與第二大蕊軸33共形，並與第一多層結構11之頂部層103相接觸；接著，對第二材料層34進行回蝕製程，用以於每個第二犧牲圖案31之側壁形成第二間隙壁341，以及於第二大蕊軸33之側壁形成第二間隙壁343。其中，回蝕製程可為非等向性蝕刻製程，使第二間隙壁341與343呈帆船形。值得注意的是，第二材料層34與第二犧牲圖案31及第二大蕊軸33之間具有高蝕刻選擇比，可回蝕第二材料層34至露出第二犧牲圖案31及第二大蕊軸33的表面而停止。另外，第二材料層34與其下方接觸之頂部層103於回蝕製程中具有高蝕刻選擇比。例如，第二材料層34由氮化矽所組成，而頂部層103由氧化矽所組成，兩者材料亦可互換。另外，移除圖案化介電層26與圖案化緩衝層27之步驟中，可依序利用熱磷酸與稀釋的氫氟酸做為蝕刻劑。
接下來，進行蝕刻製程來移除第二犧牲圖案31。具體來說，於進行蝕刻製程前，先利用光阻層35將第二大蕊軸與其鄰近的第二間隙壁343遮蔽住(如圖14所示)，再進行一般的蝕刻製程，用以完全掏除每個第二犧牲圖案31，留下複數個第二間隙壁341於第一多層結構11上(如圖15所示)，然後，再將光阻層35移除，露出第二間隙壁343與其包圍的第二大蕊軸 33於第一多層結構11上(如圖16所示)。
接著，進行第二圖案轉移製程，將圖16中第二間隙壁341與343及第二大蕊軸33所構成之圖案轉移至第一多層結構11。本實施例之第二圖案轉移製程可包含多個一般蝕刻製程，以第二間隙壁341與343及第二大蕊軸33為硬罩幕，先依序蝕刻第一多層結構11之部分的頂部層103及底部層102，用以分別形成圖案化頂部層36與圖案化底部層37(如圖17所示)，如有緩衝層101，則繼續形成圖案化緩衝層38，於第二圖案轉移製程中，頂部層103比第二間隙壁341及343具有較高的蝕刻速率，但第二間隙壁341及343仍會被部分移除或完全移除，例如，於本發明一實施例中，第二間隙壁341與343的材料為氮化矽，頂部層103的材料為氧化矽，而底部層102的材料為氮化矽，緩衝層101的材料為氧化矽，於蝕刻頂部層103時，可能僅有少量第二間隙壁341與343被移除，當蝕刻底部層102時，則其與第二間隙壁341與343的蝕刻速率相近，則第二間隙壁341與343被完全移除(如圖17所示)，而蝕刻緩衝層101時，圖案化頂部層36也會被少量移除或完全移除。據此，於本發明一實施例中，經過第二圖案轉移製程後，形成之圖案化第一多層結構401可包括圖案化頂部層36、圖案化底部層37與圖案化緩衝層38配置於基板10上。
然後，進行第三圖案轉移製程，將圖案轉移至基板10，換言之，以圖案化第一多層結構401為硬罩幕，蝕刻部分基板10，用以形成至少一個第一鰭狀結構41(如圖18所示)，且相鄰的第一鰭狀結構41之間定義出淺溝渠410。值得注意的是，請參見圖17與圖18，第二大蕊軸33於蝕刻基板10之步驟中一併被移除，並同時利用其下方之第一多層結構401為硬罩幕，於蝕刻基板10時定義出監控結構43。值得注意的是，相鄰的第一鰭狀結構41之間距P3可為前述相鄰的第二犧牲圖案之間距P2之一半，例如為32奈米。另外，於本實施例中所形成之每個第一鰭狀結構41的寬度介於10奈米至15奈米，而監控結構43的寬度則遠大於該些第一鰭 狀結構41，例如介於45微米至80微米。
請參照圖19，本發明之一實施例中，可形成絕緣材料層(圖未示)來填滿該些淺溝渠410與完全覆蓋該些第一鰭狀結構41、監控結構43以及該些圖案化第一多層結構401，接著，對絕緣材料層進行平坦化製程，例如化學機械平坦化製程(CMP)，平坦地移除部分絕緣材料層，直到暴露出圖案化底部層37才結束平坦化製程，用以於該些淺溝渠410中形成淺溝渠隔離結構(STI)412。另外，本發明一實施例中，監控結構43可於後續半導體製程中用以偵測各種材料層的厚度。
本發明提供第二實施例之鰭狀場效電晶體元件製造方法，請參見圖20至圖29為第二實施例的製造過程剖面示意圖。第二實施例與第一實施例的製造過程類似，相同之處即不再贅述。
請參見圖20，首先於基板50上依序形成第一多層結構51、第二多層結構52。接著，利用微影蝕刻製程於第二多層結構52上形成至少一第一犧牲圖案61、第一中蕊軸62與第一大蕊軸63，且分別配置於邏輯區R1、記憶體區R2與監控區R3，三者之寬度順序為第一大蕊軸63、第一中蕊軸62及第一犧牲圖案61。之後，於每個第一犧牲圖案61、第一中蕊軸62與第一大蕊軸63之側壁分別形成帆船形的第一間隙壁641、642及643(如圖21所示)。
請參考圖22，利用光阻層65遮蔽住第一中蕊軸62及其相鄰的第一間隙壁642與第一大蕊軸63及其相鄰的第一間隙壁643之後，進行一般的蝕刻製程將第一犧牲圖案61移除，由於第一犧牲圖案61的蝕刻速率高於第一間隙壁641，例如，第一犧牲圖案61的材料為非晶矽或多晶矽，而第一間隙壁641的材料為氧化矽，因此，可完全移除第一犧牲圖案61，而留下其相鄰的第一間隙壁641於第二多層結構52上。另外，於本實施例中，第二多層結構52包含介電層506與犧牲層504，其中，犧牲層504的材料可為非晶矽或多晶矽。
請參考圖23，將光阻層65完全移除，以進行第一圖案轉移製程，將第二多層結構52上方所存在的圖案轉移至第二多層結構52，換言之，利用剩餘的第一間隙壁641與暴露出來的第一中蕊軸62及其相鄰的第一間隙壁642與第一大蕊軸63及其相鄰的第一間隙壁643作為硬罩幕，先蝕刻部分的介電層506，用以形成圖案化介電層66(如圖24所示)，其中，介電層506於此步驟的蝕刻速率高於第一間隙壁641、642與643，但仍有部分的第一間隙壁641、642與643被消耗掉，利用剩餘的第一間隙壁641、642與643與圖案化介電層66作為硬罩幕，蝕刻部分犧牲層504，用以形成至少一個第二犧牲圖案71、第二中蕊軸72與第二大蕊軸73。另外，第一中蕊軸62與第一大蕊軸63於蝕刻犧牲層504時因蝕刻速率相近而一併被移除。
接著，利用熱磷酸將圖案化介電層66移除後(如圖25所示)，值得注意的是，先對第二中蕊軸72依照記憶體區R2的需求進行圖案化製程，例如形成圖30所示之圖案化第二中蕊軸72’(由俯視角度觀之)。之後，如圖26所示，於第二犧牲圖案71、圖案化第二中蕊軸72’(於圖26中簡化圖案化第二中蕊軸72’之剖面圖案)與第二大蕊軸73之側壁分別形成帆船形第二間隙壁641、642與643。於本發明之一實施例中，第一多層結構51包括緩衝層501、底部層502與頂部層503，依序由基板50往上配置。值得注意的是，頂部層503與其相接觸的第二間隙壁641、642與643間具有高蝕刻選擇比，例如，第二間隙壁641、642與643的材料為氮化矽，而頂部層503則為氧化矽，其下方的底部層502可為氮化矽，緩衝層501可為氧化矽。
接著，如圖27所示，利用光阻層75遮蔽住第二大蕊軸73與第二間隙壁743之後，掏除第二犧牲圖案71與圖案化第二中蕊軸72’，由於第二犧牲圖案71與圖案化第二中蕊軸72’相較於第二間隙壁741與742，具有較大的蝕刻速率，因此，可完全掏除第二犧性圖案71與圖案化第二中蕊軸72’， 而留下第二間隙壁741與742於第一多層結構51上。
之後，如圖28所示，移除光阻層75，接著，進行第二圖案轉移製程，將於第一多層結構51上方所存在的圖案轉移至第一多層結構51。換言之，以留下的該些第二間隙壁741及742與暴露出來的第二大蕊軸73及其相鄰的第二間隙壁743作為硬罩幕，蝕刻部分第一多層結構51，用以形成圖案化第一多層結構801，其可包括圖案化頂部層84及圖案化底部層85，或再包括圖案化緩衝層86。最後，進行第三圖案轉移製程，利用圖案化第一多層結構801作為硬罩幕，蝕刻部分基板50，用以於邏輯區R1中形成至少一個第一鰭狀結構81、於記憶體區R2中形成至少一個第二鰭狀結構82，與於監控區R3中形成一個監控結構83。後續可再進行其他鰭狀場效電晶體元件之製程。值得注意的是，每個第一鰭狀結構81的寬度可介於10奈米至15奈米，每個第二鰭狀結構82的寬度可介於10奈米至15奈米，而監控結構83的寬度可介於45微米至80微米。另外，相鄰的第一鰭狀結構81之間距為相鄰的第二犧牲圖案71之間距的一半，而相鄰的第二犧牲圖案71之間距為相鄰的第一犧牲圖案61之間距的一半。據此，所完成圖29所繪示的結構後，可再進行一般後續鰭狀場效電晶體元件的製程，如形成淺溝渠溝離結構、形成閘極結構等。
綜上，本發明進行多次的側壁圖像轉移製程(SIT)，以形成具有較小間距的複數個鰭狀結構，具體來說，利用形成於基板上犧牲圖案旁的間隙壁做為硬罩幕，經過多次圖案轉移製程，將間隙壁的圖案轉移至基板上的多層結構，再利用圖案化的多層結構做為硬罩幕，將圖案轉移至基板，以形成較小的鰭狀結構。同時，於多次的側壁圖象轉移製程中，順道完成元件中不同功能區所需之結構，據此，可突破黃光製程之解析度限制，來完成更微小的鰭狀場效電晶體元件，亦可節省製程成本與工時。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許 之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
11‧‧‧第一多層結構
104‧‧‧犧牲層
105‧‧‧緩衝層
106‧‧‧介電層
12‧‧‧第二多層結構
23‧‧‧第一大蕊軸
241、243‧‧‧第一間隙壁

Claims (12)

  1. 一種鰭狀場效電晶體元件製造方法，其步驟包括：於一基板上依序形成一第一多層結構與一第二多層結構；於該第二多層結構上形成一第一犧牲圖案；於該第一犧牲圖案之一側壁上形成一第一間隙壁；移除該第一犧牲圖案；以該第一間隙壁為硬罩幕，蝕刻部分該第二多層結構，用以形成一第二犧牲圖案；於該第二犧牲圖案之一側壁上形成一第二間隙壁；移除該第二犧牲圖案；以該第二間隙壁為硬罩幕，圖案化該第一多層結構；以及以該圖案化第一多層結構為硬罩幕蝕刻部分該基板，用以形成至少一第一鰭狀結構。
  2. 如申請專利範圍第1項所述之鰭狀場效電晶體元件製造方法，其中，於該第二多層結構上形成該第一犧牲圖案之步驟，同時於該第二多層結構上形成一第一大蕊軸，且所述製造方法之步驟更包括：於移除該第一犧性圖案之步驟前，遮蔽該第一大蕊軸；以及於移除該第一犧牲圖案之步驟後，暴露出該第一大蕊軸，其中，於蝕刻該部分第二多層結構之步驟，同時移除該第一大蕊軸。
  3. 如申請專利範圍第2項所述之鰭狀場效電晶體元件製造方法，其中，於該第二多層結構上形成該第一犧牲圖案之步驟，同時於該第二多層結構上形成一第一中蕊軸， 於遮蔽該第一大蕊軸之步驟，同時遮蔽該第一中蕊軸，於暴露出該第一大蕊軸之步驟，同時暴露出該第一中蕊軸，且於蝕刻該部分第二多層結構之步驟，同時移除該第一中蕊軸。
  4. 如申請專利範圍第1項所述之鰭狀場效電晶體元件製造方法，其中，於形成該第二犧牲圖案之步驟，同時形成一第二大蕊軸，且所述製造方法之步驟更包括：於移除該第二犧牲圖案之步驟前，遮蔽該第二大蕊軸；以及於移除該第二犧牲圖案之步驟後，暴露出該第二大蕊軸，其中，於形成該至少一第一鰭狀結構之步驟，同時移除該第二大蕊軸並形成一監控結構。
  5. 如申請專利範圍第4項所述之鰭狀場效電晶體元件製造方法，其中，於形成該第二犧牲圖案之步驟，同時形成一第二中蕊軸，且所述製造方法之步驟更包括：於形成該第二間隙壁之步驟前，圖案化該第二中蕊軸，其中，於移除該第二犧牲圖案之步驟，同時移除該圖案化第二中蕊軸，於形成該至少一鰭狀結構之步驟，同時形成至少一第二鰭狀結構。
  6. 如申請專利範圍第5項所述之鰭狀場效電晶體元件製造方法，其中，該至少一第一鰭狀結構之一寬度介於10奈米至15奈米，該至少一第二鰭狀結構之一寬度介於10奈米至15奈米，且該監控結構之一寬度介於45微米至80微米。
  7. 如申請專利範圍第5項所述之鰭狀場效電晶體元件製造方法，其中，該至少一第一鰭狀結構形成於一邏輯區中，該至少一第二鰭狀結 構形成於一記憶體區中，且該監控結構形成於一監控區中。
  8. 如申請專利範圍第1項所述之鰭狀場效電晶體元件製造方法，其中，該第二多層結構中任相鄰二層由不同材料所組成，其最上層之材料與該第一間隙壁之間具有不同的蝕刻速率。
  9. 如申請專利範圍第1項所述之鰭狀場效電晶體元件製造方法，其中，該第一多層結構中任相鄰二層由不同材料所組成，其最上層之材料與該第二間隙壁之間具有不同的蝕刻速率。
  10. 如申請專利範圍第1項所述之鰭狀場效電晶體元件製造方法，其中，形成該第一多層結構之步驟包括於該基板上依序形成一氮化物層與一氧化物層，且形成該第二間隙壁之步驟包括：於該氧化物層上形成一另一氮化物層，且與該第二犧牲圖案共形；以及回蝕該另一氮化物層。
  11. 如申請專利範圍第1項所述之鰭狀場效電晶體元件製造方法，其中，形成該第二多層結構之步驟包括於該第一多層結構上依序形成一矽層與一氮化物層，且形成該第一間隙壁之步驟包括：於該氮化物層上形成一氧化物層，且該氧化物層與該第一犧牲圖案共形；以及回蝕該氧化物層。
  12. 如申請專利範圍第1項所述之鰭狀場效電晶體元件製造方法，其步驟更包括： 於該基板中形成至少一淺溝渠；於該淺溝渠中填入一絕緣材料層；以及對該絕緣材料層進行一平坦化製程。
TW103126975A 2014-08-06 2014-08-06 鰭狀場效電晶體元件製造方法 TWI540650B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW103126975A TWI540650B (zh) 2014-08-06 2014-08-06 鰭狀場效電晶體元件製造方法
US14/516,554 US9123659B1 (en) 2014-08-06 2014-10-16 Method for manufacturing finFET device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW103126975A TWI540650B (zh) 2014-08-06 2014-08-06 鰭狀場效電晶體元件製造方法

Publications (2)

Publication Number Publication Date
TW201606879A true TW201606879A (zh) 2016-02-16
TWI540650B TWI540650B (zh) 2016-07-01

Family

ID=53938967

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103126975A TWI540650B (zh) 2014-08-06 2014-08-06 鰭狀場效電晶體元件製造方法

Country Status (2)

Country Link
US (1) US9123659B1 (zh)
TW (1) TWI540650B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113540106A (zh) * 2020-04-14 2021-10-22 华邦电子股份有限公司 半导体结构的形成方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI621210B (zh) * 2014-08-27 2018-04-11 聯華電子股份有限公司 一種製作半導體元件的方法
JPWO2016093087A1 (ja) * 2014-12-09 2017-09-07 東京エレクトロン株式会社 パターン形成方法、ガスクラスターイオンビーム照射装置及びパターン形成装置
US9379017B1 (en) * 2015-01-12 2016-06-28 Globalfoundries Inc. Method of forming a semiconductor structure including a plurality of fins and an alignment/overlay mark
US9673059B2 (en) * 2015-02-02 2017-06-06 Tokyo Electron Limited Method for increasing pattern density in self-aligned patterning integration schemes
CN106684145B (zh) * 2015-11-11 2019-09-17 上海新昇半导体科技有限公司 具有漂移区的高压无结场效应器件及其形成方法
US9466534B1 (en) * 2015-12-09 2016-10-11 International Business Machines Corporation Cointegration of directed self assembly and sidewall image transfer patterning for sublithographic patterning with improved design flexibility
JP6620034B2 (ja) 2016-02-24 2019-12-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9916978B2 (en) * 2016-06-02 2018-03-13 United Microelectronics Corporation Method for fabricating a Fin field effect transistor (FinFET)
US10217741B2 (en) 2016-08-03 2019-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure and method of forming same through two-step etching processes
US10559501B2 (en) 2016-09-20 2020-02-11 Qualcomm Incorporated Self-aligned quadruple patterning process for Fin pitch below 20nm
KR102609924B1 (ko) 2018-01-10 2023-12-07 삼성전자주식회사 반도체 소자의 제조 방법
US10475648B1 (en) 2018-05-01 2019-11-12 United Microelectronics Corp. Method for patterning a semiconductor structure
US11552085B2 (en) * 2020-09-28 2023-01-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including memory cell and fin arrangements

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6063688A (en) 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
US8846490B1 (en) * 2013-03-12 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113540106A (zh) * 2020-04-14 2021-10-22 华邦电子股份有限公司 半导体结构的形成方法

Also Published As

Publication number Publication date
US9123659B1 (en) 2015-09-01
TWI540650B (zh) 2016-07-01

Similar Documents

Publication Publication Date Title
TWI540650B (zh) 鰭狀場效電晶體元件製造方法
US10586859B2 (en) Semiconductor device and fabrication method thereof
TWI662702B (zh) 半導體元件、鰭式場效電晶體元件及半導體元件的製造方法
US9224617B2 (en) Forming cross-coupled line segments
CN108417631B (zh) 鳍状结构旁的绝缘层和移除鳍状结构的方法
US10050129B2 (en) Method of forming fine patterns
TWI557784B (zh) 鰭式場效電晶體的製造方法
US9378973B1 (en) Method of using sidewall image transfer process to form fin-shaped structures
TWI546859B (zh) 半導體裝置之圖案化結構及其製作方法
CN111524793B (zh) 一种半导体结构及形成方法
JP2006135067A (ja) 半導体装置およびその製造方法
KR102327667B1 (ko) 반도체 소자의 제조 방법
JP2007311818A (ja) 半導体装置
TWI567785B (zh) 半導體裝置圖案化結構之製作方法
US20220130672A1 (en) Semiconductor structure formation method and mask
TWI748496B (zh) 半導體結構及形成半導體結構的方法
TWI532123B (zh) 記憶裝置及記憶裝置結構的製備方法
JP2009060143A (ja) 半導体装置
TWI621210B (zh) 一種製作半導體元件的方法
TWI627749B (zh) 半導體結構與半導體圖案結構
TWI495089B (zh) 半導體記憶體陣列結構
JP2009239302A (ja) 半導体装置
TWI641100B (zh) 半導體元件的製作方法
JP2006191129A (ja) 半導体装置およびその製造方法
CN108807267B (zh) 半导体装置及其制造方法