CN116960052A - 半导体结构的制作方法及半导体结构 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 79
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 238000000034 method Methods 0.000 title claims description 45
- 238000002955 isolation Methods 0.000 claims abstract description 127
- 239000000758 substrate Substances 0.000 claims abstract description 83
- 239000011800 void material Substances 0.000 claims abstract description 17
- 239000000463 material Substances 0.000 claims description 113
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 22
- 230000008569 process Effects 0.000 claims description 19
- 235000012239 silicon dioxide Nutrition 0.000 claims description 11
- 239000000377 silicon dioxide Substances 0.000 claims description 11
- 239000004020 conductor Substances 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 5
- 230000007423 decrease Effects 0.000 claims description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 142
- 238000000231 atomic layer deposition Methods 0.000 description 18
- 229910052751 metal Inorganic materials 0.000 description 16
- 239000002184 metal Substances 0.000 description 16
- 238000005019 vapor deposition process Methods 0.000 description 12
- 238000005137 deposition process Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 238000005530 etching Methods 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910006404 SnO 2 Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/764—Air gaps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
Abstract
本公开提供一种半导体结构的制作方法及半导体结构，涉及半导体技术领域，半导体结构的制作方法包括：提供基底；在基底上形成多条信号线，相邻信号线之间具有沟槽；在沟槽内形成隔离结构，隔离结构具有空隙。在本公开中，在基底上形成多条信号线，相邻信号线之间具有沟槽，通过在沟槽中形成隔离结构，且隔离结构具有空隙，空隙降低了相邻信号线之间的介电常数，从而改善信号线之间的信号串扰。
Description
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构的制作方法及半导体结构。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)具有体积小、集成度高、功耗低等优点。随着集成度的提高，存储器内部各半导体元件之间的间距越来越小，靠近的半导体元件之间存在信号串扰，影响存储器性能。
发明内容
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开提供一种半导体结构的制作方法及半导体结构。
本公开的第一方面，提供一种半导体结构的制作方法，所述半导体结构的制作方法包括：
提供基底；
在所述基底上形成多条信号线，相邻所述信号线之间具有沟槽；
在所述沟槽内形成隔离结构，所述隔离结构具有空隙。
根据本公开的一些实施例，所述在所述沟槽内形成隔离结构，包括：
在所述沟槽内沉积低填充性材料，以在沉积过程中形成所述空隙。
根据本公开的一些实施例，采用高密度等离子体化学气相沉积工艺或者等离子体增强化学气相沉积工艺沉积所述低填充性材料。
根据本公开的一些实施例，所述低填充性材料包括二氧化硅和/或氮化硅。
根据本公开的一些实施例，所述基底包括衬底和设置于所述衬底上的多个有源柱，所述有源柱由下至上包括漏区、沟道区和源区；
所述在所述基底上形成多条信号线，包括：
在所述基底上形成位线材料层，所述位线材料层覆盖所述衬底露出的表面并包覆所述漏区的侧面；
去除部分所述位线材料层，保留的所述位线材料层构成多条位线，去除所述位线材料层的区域构成第一沟槽，所述多条位线构成至少部分所述多条信号线，所述第一沟槽构成至少部分所述沟槽。
根据本公开的一些实施例，所述在所述沟槽内形成隔离结构，包括：
在形成所述多条位线的所述基底上形成第一隔离层，所述第一隔离层将所述第一沟槽填充以在所述第一沟槽内形成第一隔离结构，所述第一隔离结构构成至少部分所述隔离结构。
根据本公开的一些实施例，所述基底包括衬底、设置于所述衬底上的多个有源柱、连接所述有源柱的多条位线以及覆盖所述衬底、所述有源柱的部分侧面以及所述多条位线的第一隔离层，所述有源柱由下至上包括漏区、沟道区和源区；
所述在所述基底上形成多条信号线，包括：
在所述基底上形成字线材料层，所述字线材料层覆盖所述第一隔离层露出的表面并包覆所述沟道区的侧面；
去除部分所述字线材料层，保留的所述字线材料层构成多条字线，去除所述字线材料层的区域构成第二沟槽，所述多条字线构成至少部分所述多条信号线，所述第二沟槽构成至少部分所述沟槽。
根据本公开的一些实施例，所述在所述沟槽内形成隔离结构，包括：
在形成所述多条字线的所述第一隔离层上形成第二隔离层，所述第二隔离层将所述第二沟槽填充以在所述第二沟槽内形成第二隔离结构，所述第二隔离结构构成至少部分所述隔离结构。
根据本公开的一些实施例，所述在所述基底上形成字线材料层，包括：
在所述基底上形成栅介质层，所述栅介质层覆盖所述第一隔离层露出的表面并包覆所述沟道区的侧面，并在各所述有源柱之间形成凹槽；
在所述凹槽内填充栅极导电材料，所述栅介质层和所述栅极导电材料构成所述字线材料层。
本公开实施例的第二方面，提供一种半导体结构，所述半导体结构包括：
基底；
多条信号线，设置于所述基底上，相邻所述信号线之间具有沟槽；
隔离结构，设置于所述沟槽内，所述隔离结构具有空隙。
根据本公开的一些实施例，在垂直于所述沟槽的延伸方向的截面内，沿由所述沟槽的槽底向槽顶的方向，所述空隙的宽度逐渐减小。
本剧本公开的一些实施例，所述隔离结构的材料为低填充性材料。
根据本公开的一些实施例，所述低填充性材料包括二氧化硅和/或氮化硅。
根据本公开的一些实施例，所述基底包括：
衬底；
多个有源柱，设置于所述衬底上，所述有源柱由下至上包括漏区、沟道区和源区；
所述多条信号线包括多条位线，所述位线覆盖衬底以及所述漏区的侧面；
所述半导体结构还包括第一隔离层，所述第一隔离层覆盖所述多条位线，并将所述位线之间的沟槽填充以在沟槽内形成至少部分所述隔离结构。
根据本公开的一些实施例，所述多条信号线包括多条字线，所述字线覆盖所述第一隔离层以及所述沟道区的侧面；
所述半导体结构还包括第二隔离层，所述第二隔离层覆盖所述多条字线，并将所述字线之间的沟槽填充以在沟槽内形成至少部分所述隔离结构。
本公开实施例所提供的半导体结构的制备方法及半导体结构中，在基底上形成多条信号线，相邻信号线之间具有沟槽，通过在沟槽中形成隔离结构，且隔离结构具有空隙，空隙降低了相邻信号线之间的介电常数，从而改善信号线之间的信号串扰问题。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1是相关技术中半导体结构的示意图。
图2是根据一示例性实施例示出的一种半导体结构的制作方法的流程图。
图3是根据一示例性实施例示出的半导体结构的基底的结构示意图。
图4是根据一示例性实施例示出的半导体结构的制作方法中形成位线材料层后的示意图。
图5是根据一示例性实施例示出的半导体结构的制作方法中形成多条位线后的示意图。
图6是根据一示例性实施例示出的半导体结构的制作方法中形成第一隔离层后的示意图。
图7是根据一示例性实施例示出的半导体结构的制作方法中形成字线材料层后的示意图。
图8是根据一示例性实施例示出的半导体结构的制作方法中形成多条字线后的示意图。
图9是根据一示例性实施例示出的半导体结构的制作方法中形成第二隔离层后的示意图。
图10是图9中A-A处的截面图。
图11是图9中B-B处的截面图。
附图标记：
基底-1；衬底-11；有源柱-12、12’；漏区-121、121’；沟道区-122、122’；源区-123；
位线-2；位线材料层-2’；
第一沟槽-3；
第一隔离层-4；
空隙-5；
字线-6、6”；字线材料层-6’；
第二沟槽-7；
第二隔离层-8、8’；
栅介质层-9、9’。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)具有体积小、集成度高、功耗低等优点。随着集成度的提高，存储器内部各半导体元件之间的间距越来越小，靠近的半导体元件之间存在信号串扰，影响存储器性能。
参照图1，示出了一种相关技术中的半导体结构，半导体结构包括多个有源柱12’，每个有源柱12’包括沟道区122’、漏区121’和源区，漏区121’与位线(未示出)连接，源区与电容(未示出)连接，沟道区122’的侧面被字线6”包覆，字线6”可以对沟道区122’施加不同的电压，实现控制漏区121’与源区之间的通断，进而达到存储、读写等功能。其中，相邻的字线6”之间的第二沟槽填充有第二隔离层8’，且第二隔离层8’将第二沟槽填充满。
目前，为了提高半导体结构的存储密度，字线和位线更加靠近，将第二沟槽填充满的第二隔离层8’使得相邻的字线6”间具有较大的介电常数，导致相邻的字线与字线之间容易产生信号串扰，位线与位线也存在类似的问题，从而影响半导体结构的性能。
本公开示例性的实施例中提供一种半导体结构的制作方法，如图2所示，图2示出了根据本公开一示例性的实施例提供的半导体结构的制作方法的流程图，图3至图11为半导体结构的制作方法的各个阶段的示意图，下面结合图3至图11对半导体结构的制作方法进行介绍。
本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存储器(DRAM)为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。
如图2所示，本公开一示例性的实施例提供的一种半导体结构的制作方法，包括如下的步骤：
步骤S100、提供基底。
该步骤中，如图9和图10所示，基底1作为存储器的支撑部件，用于支撑设在其上的其他部件。
具体地，如图10所示，并参照图3，基底1包括衬底11以及多个有源柱12，多个有源柱12形成于衬底11上。衬底11的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
如图3所示，有源柱12可以通过原子层沉积工艺(Atomic layer deposition，简称ALD)、气相沉积工艺(Chemical Vapor Deposition，简称CVD)等沉积工艺形成。其中，为实现多个有源柱12在衬底11上间隔分布，可以通过选择性区域生长(Selective AreaGrowth，简称SAG)制作。其中，有源柱12的材料可以为IGZO、ZnOx、InOx、In2O3、SnO2、TiOx、ZnxOyNz、MgxZnyOz、InxZnyOz、InxGayZnzOa、ZrxInyZnzOa、HfxInyZnzOa、SnxInyZnzOa、AlxSnyInzZnaOd、SixInyZnzOa、ZnxSnyOz、AlxZnySnzOa、GaxZnySnzOa、ZrxZnySnzOa、InGaSiO材料。参照图10，有源柱12包括沟道区122以及位于沟道区122上下两侧的源区123和漏区121，源区123和漏区121经源漏掺杂形成。
步骤S200、在基底上形成多条信号线，相邻信号线之间具有沟槽。
该步骤中，如图5、图8和图9所示，在基底1上形成多条信号线，相邻的信号线之间具有沟槽。信号线包括字线6(Wordline，简称WL)以及位线2(Bitline，简称BL)。其中，多条信号线可以通过原子层沉积工艺(Atomic layer deposition，简称ALD)、气相沉积工艺(Chemical Vapor Deposition，简称CVD)等沉积工艺形成。信号线可以为包括半导体导电层以及金属层的叠层结构，半导体的材料可以为多晶硅，金属层的材料可以为钨，在其他的实施例中，信号线也可以为仅包括金属层的单层结构。
在一个示例中，参照图4，可以先在基底1上通过原子层沉积工艺、气相沉积工艺等沉积工艺形成位线材料层2’，位线材料层2’覆盖衬底11露出的表面并包覆有源柱12的漏区121的侧面；参照图5，在图3示出的半导体结构的基础上，去除位线材料层2’的部分结构，保留的部分结构构成多条位线2，去除位线材料层2’的区域构成第一沟槽3，多条位线2构成至少部分多条信号线，第一沟槽3构成至少部分沟槽。
在另一个示例中(该示例附图中未示出)，可以在衬底11上设置具有预设图案的硬掩膜，预设图案的缺口即多条位线2的形状，从而能够通过原子层沉积工艺、气相沉积工艺等沉积工艺在衬底11上直接形成多条位线2，且相邻位线2之间具有沟槽。
上述两个示例中，示例性地示出了多条位线2的形成方法，可以理解的是，字线6的形成方法与位线2相同，此处不再赘述。
在本步骤中，通过沉积、蚀刻工艺形成多条相互垂直的字线6和位线2，进而能够通过字线6和位线2精确定位任一个有源柱12，并根据施加在字线6和位线2上电压的不同，实现读取、写入的功能。
步骤S300、在沟槽内形成隔离结构，隔离结构具有空隙。
该步骤中，如图6和图9所示，在沟槽内形成隔离结构，隔离结构具有空隙5。其中，隔离结构可以通过原子层沉积工艺、气相沉积工艺等沉积工艺形成，例如，可以采用高密度等离子体化学气相沉积工艺或者等离子体增强化学气相沉积工艺。隔离结构的材料为低填充性材料，例如二氧化硅和氮化硅中的任一种或两种的混合。需要说明的是，在沟槽中沉积低填充性材料时，能够形成空隙5(空气间隙)，空隙5能够降低介电常数。
本实施例中，在基底1上形成多条信号线，相邻信号线之间具有沟槽，通过在沟槽中形成隔离结构，且隔离结构具有空隙5，空隙5降低了介电常数，从而改善信号线之间的信号串扰(coupling)。
根据一个示例性实施例，上述实施例中步骤S200包括以下步骤：
步骤S211、在基底上形成位线材料层，位线材料层覆盖衬底露出的表面并包覆漏区的侧面。
该步骤中，如图4所示，基底1包括衬底11和设置于衬底11上的多个有源柱12，有源柱12由下至上包括漏区121、沟道区122和源区123。其中，位线材料层2’可以通过原子层沉积工艺(Atomic layer deposition，简称ALD)、气相沉积工艺(Chemical VaporDeposition，简称CVD)等沉积工艺形成。位线材料层2’可以为包括半导体导电层以及金属层的叠层结构，半导体的材料可以为多晶硅，金属层的材料可以为钨，位线材料层2’也可以为仅包括半导体导电层或者金属层的单层结构。位线材料层2’用于形成多条位线2，通过将位线材料层2’包覆有源柱12的漏区121的侧面，使得后续形成的位线2包覆有源柱12的漏区121的侧面，实现位线2同时连接多个有源柱12。
步骤S212、去除部分位线材料层，保留的位线材料层构成多条位线，去除位线材料层的区域构成第一沟槽，多条位线构成至少部分多条信号线，第一沟槽构成至少部分沟槽。
该步骤中，如图5所示，可采用光刻(Litho)、刻蚀(ETCH)等方式去除部分位线材料层2’。作为示例，参照图4和图5，在位线材料层2’的上方设置硬掩膜，硬掩膜上设置有镂空图形，通过刻蚀将镂空图形转移至位线材料层2’中，保留的位线材料层2’构成多条位线2，去除的位线材料层2’的区域构成第一沟槽3。其中，多条位线2沿第一方向(图9中所示X方向)排布，每条位线2沿第二方向(图9中所示Y方向)延伸，第一方向与第二方向垂直，且均平行于衬底11，从而实现多条位线2能够与所有的有源柱12连接。
本实施例中，在步骤S220完成后，半导体结构的制作方法还包括以下步骤：
步骤S311：在形成多条位线的基底上形成第一隔离层，第一隔离层将第一沟槽填充以在第一沟槽内形成第一隔离结构，第一隔离结构构成至少部分隔离结构。
该步骤中，如图6和图11所示，可以通过原子层沉积工艺、气相沉积工艺等沉积工艺在形成多条位线2的基底1上形成第一隔离层4，第一隔离层4的部分结构覆盖多条位线2的表面，第一隔离层4的部分结构覆盖第一沟槽3，位于第一沟槽3中的第一隔离层4形成第一隔离结构41。第一隔离层4的材料为低填充性材料，比如可以为二氧化硅或氮化硅的任一种或者两者的混合。
在步骤S311之后，本实施例提供的半导体结构的制作方法还可以包括以下步骤：
步骤S312、平坦化第一隔离层。
该步骤中，通过平坦化第一隔离层4，保证上层结构的平整性。可以理解的是，通过原子层沉积工艺、气相沉积工艺等沉积工艺在形成多条位线2的基底1上形成第一隔离层4时，第一隔离层4的部分材料需要填充第一沟槽3，部分材料则直接沉积在位线2上，在相同的沉积时长下，第一沟槽3上方的第一隔离层4会低于位线2上方第一隔离层4的高度，使得第一隔离层4的上表面不平整，不利于在第一隔离层4上形成后续结构。其中，可以通过化学机械抛光(Chemical Mechanical Polishing，简称CMP)对第一隔离层4的上表面进行平坦化处理。
根据一个示例性实施例，上述实施例中步骤S200还包括以下步骤：
步骤S221、在基底上形成字线材料层，字线材料层覆盖第一隔离层露出的表面并包覆沟道区的侧面。
该步骤中，如图4所示，基底1包括衬底11、设置于衬底11上的多个有源柱12、连接有源柱12的多条位线2以及覆盖衬底11、有源柱12的部分侧面以及多条位线2的第一隔离层4，有源柱12由下至上包括漏区121、沟道区122和源区123。其中，可以通过沉积工艺在基底1上形成字线材料层6’，字线材料层6’覆盖第一隔离层4露出的表面并包覆沟道区122的侧面，通过将字线材料层6’包覆有源柱12的沟道区122的侧面，使得后续形成的字线6包覆有源柱12的沟道区122的侧面，实现位线2同时连接多个有源柱12。字线材料层6’可以为包括半导体导电层以及金属层的叠层结构，半导体的材料可以为多晶硅，金属层的材料可以为钨，在其他的实施例中，字线材料层6’也可以为仅包括金属层的单层结构。
示例性地，字线材料层6’的形成步骤包括以下步骤：如图7所示，可以通过原子层沉积工艺、气相沉积工艺等沉积工艺在在基底1上形成栅介质层9，栅介质层9覆盖第一隔离层4露出的表面并包覆沟道区122的侧面，并在有源柱12之间形成凹槽；在凹槽内填充栅极导电材料，栅介质层9和栅极导电材料构成字线材料层6’。其中，栅介质层9的材料可以为氧化铪(HfO2)、氧化铝(Al2O3)、二氧化硅(SiO2)中的至少一种，栅介质层9可以为一层，也可以为多层，栅极导电材料可以为钨(W)、铜(Cu)、金(Au)、银(Ag)中的至少一种，栅极导电材料可以为一层，也可以为多层。
其中，形成字线材料层6’的步骤，还包括：形成栅极金属阻挡材料层。其中，栅极金属阻挡材料层可以通过原子层沉积工艺、气相沉积工艺等沉积工艺(未示出)，栅极金属阻挡材料层位于栅介质层9和栅极导电材料层之间，栅极金属阻挡材料层用于防止栅极导电材料扩散。栅极金属阻挡层的材料可以为钛(Ti)、氮化钛(TiN)等。
步骤S222、去除部分字线材料层，保留的部分字线材料层构成多条字线，去除字线材料层的区域构成第二沟槽，多条字线构成至少部分多条信号线，第二沟槽构成至少部分沟槽。
该步骤中，如图8所示，可以采用光刻(Litho)、刻蚀(ETCH)等方式去除字线材料层6’的部分结构。在一个示例中，可以在字线材料层6’的上方设置硬掩膜，硬掩膜上设置有镂空图形，通过刻蚀将镂空图形转移至字线材料层6’上，与镂空图形对应的字线材料层6’被去除，去除的字线材料层6’的区域构成第二沟槽7，保留的字线材料层6’构成多条字线6。其中，多条字线6沿第二方向(图9中所示Y方向)排布，每条字线6沿第一方向(图9中所示X方向)延伸，第一方向与第二方向垂直且均平行于衬底11，从而实现多条字线6能够与所有的有源柱12连接，进而通过字线6和位线2精确定位每一个有源柱12。
本实施例中，在步骤S220完成后，半导体结构的制作方法还包括以下步骤：
步骤S321、在形成多条字线的第一隔离层上形成第二隔离层，第二隔离层将第二沟槽填充以在第二沟槽内形成第二隔离结构，第二隔离结构构成至少部分隔离结构。
该步骤中，如图9所示，可以通过原子层沉积工艺、气相沉积工艺等沉积工艺在形成多条字线6的第一隔离层4上形成第二隔离层8，第二隔离层8的部分结构覆盖多条字线6的表面，第二隔离层8的部分结构覆盖第二沟槽7，位于第二沟槽7中的第二隔离层8形成第二隔离结构81。第二隔离层8的材料为低填充性材料，比如可以为二氧化硅或者氮化硅中的任意一种或者两者的混合。
在步骤S321之后，本实施例提供的半导体结构的制作方法还可以包括以下步骤：
步骤S322、平坦化第二隔离层。
该步骤中，如图9所示，通过平坦化第二隔离层8，保证上层结构的平整性。平坦化第二隔离层8的实现方式，与上述步骤S312中平坦化第一隔离层4的实现方式相同，此处不再赘述。
本公开实施例还提供一种半导体结构，如1和图9所示，半导体结构包括基底1、多条信号线和隔离结构，其中，多条信号线设置于基底1上，相邻信号线之间具有沟槽，隔离结构设置于沟槽内，隔离结构具有空隙5。基底1上形成有多条信号线，相邻信号线之间具有沟槽，通过在沟槽中形成具有空隙的隔离结构，空隙降低了相邻信号线之间的介电常数，改善了信号线之间的信号串扰。
需要说明的是，通过原子层沉积工艺、气相沉积工艺等沉积工艺，将低填充性材料在沟槽中进行填充时，低填充性材料能够在沟槽中形成空隙5(即空气间隙)，并且沿沟槽的槽底向槽顶的方向，空隙5的宽度逐渐减小，空隙5降低了两个晶体管之间的介电常数，从而改善信号线之间的信号串扰。其中，低填充性材料比如二氧化硅或氮化硅的任一种或者两者的混合。
本实施例中，如图9和图10所示，半导体结构的基地包括衬底11和设置于衬底11上的多个有源柱12，有源柱12由下至上包括漏区121、沟道区122和源区123。有源柱12的漏区121与衬底11连接，有源柱12的源区123与外接电容元件连接。其中，衬底11的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。有源柱12的材料可以为IGZO、ZnOx、InOx、In2O3、SnO2、TiOx、ZnxOyNz、MgxZnyOz、InxZnyOz、InxGayZnzOa、ZrxInyZnzOa、HfxInyZnzOa、SnxInyZnzOa、AlxSnyInzZnaOd、SixInyZnzOa、ZnxSnyOz、AlxZnySnzOa、GaxZnySnzOa、ZrxZnySnzOa、InGaSiO材料，有源柱12的源区123和漏区121经源漏掺杂形成。
参照图5和图9，多条信号线包括多条位线2，位线2覆盖衬底11以及漏区121的侧面。多条位线2沿第一方向(图9中所示X方向)排布，且每条位线2沿第二方向(图9中所示Y方向)延伸，第一方向与第二方向相互垂直且均平行于衬底11，每条位线2同时与多个有源柱12的漏区121连接。
其中，参照图9和图10，半导体结构还包括第一隔离层4，第一隔离层4覆盖多条位线2，并将位线2之间的沟槽填充以在沟槽中形成至少部分隔离结构。隔离结构由低填充性材料形成，使得隔离结构形成后存在空隙5(即空气间隙)，从而降低了相邻晶体管之间的介电常数，降低信号串扰。
在一个实施例中，如图9和图10所示，半导体结构的多条信号线还包括多条字线6，半导体结构还包括第二隔离层8，字线6覆盖第一隔离层4以及有源柱12的沟道区122的侧面，第二隔离层8覆盖多条字线6，并将字线6之间的沟槽填充以在沟槽中形成至少部分隔离结构。
其中，多条字线6沿第二方向(图9中所示Y方向)排布，且每条字线6沿第一方向(图9中所示X方向)延伸，每条字线6同时与多个有源柱12的沟道区122连接，进而能够根据施加在字线6上电压的高低，控制沟道区122的导通。其中，字线6可以为包括半导体导电层以及金属层的叠层结构，半导体的材料可以为多晶硅，金属层的材料可以为钨，在其他的实施例中，字线6也可以为仅包括金属层的单层结构。第二隔离层8的材料为低填充性材料，例如二氧化硅或氮化硅中的任一种或者两者的混合。隔离结构由低填充性材料形成，使得隔离结构中存在空隙5(即空气间隙)，从而降低了相邻晶体管之间的介电常数，降低信号干扰。
可以理解的是，通过设置沿不同方向延伸的多条位线2和多条字线6，且位线2和字线6均与多个有源柱12连接，从而能够通过位线2和字线6定位衬底11上的任一个有源柱12，进而实现存储功能。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。
Claims (15)
1.一种半导体结构的制作方法，其特征在于，所述半导体结构的制作方法包括：
提供基底；
在所述基底上形成多条信号线，相邻所述信号线之间具有沟槽；
在所述沟槽内形成隔离结构，所述隔离结构具有空隙。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述在所述沟槽内形成隔离结构，包括：
在所述沟槽内沉积低填充性材料，以在沉积过程中形成所述空隙。
3.根据权利要求2所述的半导体结构的制作方法，其特征在于，采用高密度等离子体化学气相沉积工艺或者等离子体增强化学气相沉积工艺沉积所述低填充性材料。
4.根据权利要求2所述的半导体结构的制作方法，其特征在于，所述低填充性材料包括二氧化硅和/或氮化硅。
5.根据权利要求1至4任一项所述的半导体结构的制作方法，其特征在于，所述基底包括衬底和设置于所述衬底上的多个有源柱，所述有源柱由下至上包括漏区、沟道区和源区；
所述在所述基底上形成多条信号线，包括：
在所述基底上形成位线材料层，所述位线材料层覆盖所述衬底露出的表面并包覆所述漏区的侧面；
去除部分所述位线材料层，保留的所述位线材料层构成多条位线，去除所述位线材料层的区域构成第一沟槽，所述多条位线构成至少部分所述多条信号线，所述第一沟槽构成至少部分所述沟槽。
6.根据权利要求5所述的半导体结构的制作方法，其特征在于，所述在所述沟槽内形成隔离结构，包括：
在形成所述多条位线的所述基底上形成第一隔离层，所述第一隔离层将所述第一沟槽填充以在所述第一沟槽内形成第一隔离结构，所述第一隔离结构构成至少部分所述隔离结构。
7.根据权利要求1至4任一项所述的半导体结构的制作方法，其特征在于，所述基底包括衬底、设置于所述衬底上的多个有源柱、连接所述有源柱的多条位线以及覆盖所述衬底、所述有源柱的部分侧面以及所述多条位线的第一隔离层，所述有源柱由下至上包括漏区、沟道区和源区；
所述在所述基底上形成多条信号线，包括：
在所述基底上形成字线材料层，所述字线材料层覆盖所述第一隔离层露出的表面并包覆所述沟道区的侧面；
去除部分所述字线材料层，保留的所述字线材料层构成多条字线，去除所述字线材料层的区域构成第二沟槽，所述多条字线构成至少部分所述多条信号线，所述第二沟槽构成至少部分所述沟槽。
8.根据权利要求7所述的半导体结构的制作方法，其特征在于，所述在所述沟槽内形成隔离结构，包括：
在形成所述多条字线的所述第一隔离层上形成第二隔离层，所述第二隔离层将所述第二沟槽填充以在所述第二沟槽内形成第二隔离结构，所述第二隔离结构构成至少部分所述隔离结构。
9.根据权利要求7所述的半导体结构的制作方法，其特征在于，所述在所述基底上形成字线材料层，包括：
在所述基底上形成栅介质层，所述栅介质层覆盖所述第一隔离层露出的表面并包覆所述沟道区的侧面，并在各所述有源柱之间形成凹槽；
在所述凹槽内填充栅极导电材料，所述栅介质层和所述栅极导电材料构成所述字线材料层。
10.一种半导体结构，其特征在于，所述半导体结构包括：
基底；
多条信号线，设置于所述基底上，相邻所述信号线之间具有沟槽；
隔离结构，设置于所述沟槽内，所述隔离结构具有空隙。
11.根据权利要求10所述的半导体结构，其特征在于，在垂直于所述沟槽的延伸方向的截面内，沿由所述沟槽的槽底向槽顶的方向，所述空隙的宽度逐渐减小。
12.根据权利要求10所述的半导体结构，其特征在于，所述隔离结构的材料为低填充性材料。
13.根据权利要求12所述的半导体结构，其特征在于，所述低填充性材料包括二氧化硅和/或氮化硅。
14.根据权利要求10至13任一项所述的半导体结构，其特征在于，所述基底包括：
衬底；
多个有源柱，设置于所述衬底上，所述有源柱由下至上包括漏区、沟道区和源区；
所述多条信号线包括多条位线，所述位线覆盖衬底以及所述漏区的侧面；
所述半导体结构还包括第一隔离层，所述第一隔离层覆盖所述多条位线，并将所述位线之间的沟槽填充以在沟槽内形成至少部分所述隔离结构。
15.根据权利要求14所述的半导体结构，其特征在于，所述多条信号线包括多条字线，所述字线覆盖所述第一隔离层以及所述沟道区的侧面；
所述半导体结构还包括第二隔离层，所述第二隔离层覆盖所述多条字线，并将所述字线之间的沟槽填充以在沟槽内形成至少部分所述隔离结构。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210394452.7A CN116960052A (zh) | 2022-04-12 | 2022-04-12 | 半导体结构的制作方法及半导体结构 |
| PCT/CN2022/137303 WO2023197633A1 (zh) | 2022-04-12 | 2022-12-07 | 晶体管阵列及其制造方法、存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210394452.7A CN116960052A (zh) | 2022-04-12 | 2022-04-12 | 半导体结构的制作方法及半导体结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116960052A true CN116960052A (zh) | 2023-10-27 |
Family
ID=88328751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210394452.7A Pending CN116960052A (zh) | 2022-04-12 | 2022-04-12 | 半导体结构的制作方法及半导体结构 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN116960052A (zh) |
| WO (1) | WO2023197633A1 (zh) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9331273B2 (en) * | 2012-05-24 | 2016-05-03 | SK Hynix Inc. | Memory cell array and variable resistive memory device including the same |
| US10629732B1 (en) * | 2018-10-09 | 2020-04-21 | Micron Technology, Inc. | Elevationally-extending transistors, devices comprising elevationally-extending transistors, and methods of forming a device comprising elevationally-extending transistors |
| US11217589B2 (en) * | 2019-10-04 | 2022-01-04 | Nanya Technology Corporation | Semiconductor device and method of manufacturing the same |
| CN113644065B (zh) * | 2020-04-27 | 2024-03-29 | 长鑫存储技术有限公司 | 半导体结构及其形成方法、存储器及其形成方法 |
| CN114121821A (zh) * | 2022-01-05 | 2022-03-01 | 芯盟科技有限公司 | 动态随机存取存储器的形成方法 |
-
2022
- 2022-04-12 CN CN202210394452.7A patent/CN116960052A/zh active Pending
- 2022-12-07 WO PCT/CN2022/137303 patent/WO2023197633A1/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| WO2023197633A1 (zh) | 2023-10-19 |
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| PB01 | Publication | ||
| PB01 | Publication |