JP6123501B2 - 半導体装置とその製造方法 - Google Patents
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Description
本発明は、半導体装置とその製造方法に関する。
LSI等の半導体装置においては、メモリ領域やロジック領域等のように機能が異なる複数の領域が混載されることがある。各領域には素子を電気的に接続するための配線が設けられるが、配線の特性は、各領域の機能に応じて領域ごとに異なる値に設計される。
但し、実際に領域ごとに配線の特性を変えるのは難しく、設計値とは異なる特性を有する配線が各領域に形成されるおそれがある。
半導体装置とその製造方法において、複数の領域の各々に適した配線を形成することを目的とする。
以下の開示の一観点によれば、第１の領域と第２の領域とを備えた半導体基板の上に絶縁膜を形成する工程と、前記絶縁膜の上にマスク膜を形成する工程と、前記マスク膜を改質することにより、前記第１の領域における前記マスク膜のエッチング特性と、前記第２の領域における前記マスク膜のエッチング特性とを異ならせる工程と、前記マスク膜を改質する工程の後、前記第１の領域における前記マスク膜に第１の開口を形成する工程と、前記マスク膜を改質する工程の後、前記第２の領域における前記マスク膜に第２の開口を形成する工程と、前記マスク膜をエッチングマスクに使用して、前記第１の領域における前記マスク膜のエッチング速度が前記第２の領域における前記マスク膜のエッチング速度よりも速い条件で、前記第１の開口の側面を傾斜させて開口端の幅を広げながら前記絶縁膜をエッチングすることにより、前記第１の開口の下の前記絶縁膜に第１の溝を形成すると共に、前記第２の開口の下の前記絶縁膜に第２の溝を形成する工程と、前記第１の溝の内面と前記第２の溝の内面とに、前記第１の溝の側面の膜厚よりも前記第２の溝の側面の膜厚が薄い第１の導電膜を形成する工程と、前記第１の導電膜の上に前記第１の導電膜よりも抵抗率の低い第２の導電膜を形成することにより、前記第１の溝内に第１の配線を形成し、かつ、前記第２の溝内に第２の配線を形成する工程とを有する半導体装置の製造方法が提供される。
以下の開示によれば、第１の領域におけるマスク膜のエッチング速度を第２の領域におけるよりも速めるので、第１の領域に形成したマスク膜の第１の開口の開口端がエッチングにより広がる。そのため、第１の開口の下の第１の溝に第１の配線の材料が広く行き渡り、第１の配線の埋め込み不良を防止できる。
また、マスク膜のエッチング速度が遅い第２の領域においては第２の開口の側面は基板に対して略垂直な状態が維持される。よって、第２の開口の下の第２の溝に第１の導電膜を薄く形成でき、第２の配線において第１の導電膜が占める割合を低下させて第２の配線を低抵抗化させることができる。
本実施形態の説明に先立ち、本願発明者が検討した事項について説明する。
半導体装置にはメモリ領域やロジック領域等のように機能の異なる複数の領域が混載されることがある。このように機能に応じて分けられた各々の領域はマクロとも呼ばれる。
各領域の機能が異なると、それらの領域に形成される配線の寸法や抵抗等の特性も領域ごとに異なる値に設計される。以下では、SRAM (Static Random Access Memory)領域とロジック領域を備えた半導体装置を例にして、これらの領域に求められる配線の特性について説明する。
図１は、SRAM領域における半導体装置の設計上の拡大平面図である。
SRAM領域においては、シリコン基板２０の上に複数のゲート電極２６が設けられる。そして、各ゲート電極２６とそれらの両脇の活性領域ARにより、SRAMのロードトランジスタTRload、トランスファトランジスタTRtransfer、及びドライバトランジスタTRdriverの各々が形成される。
これらのゲート電極２６の上には複数の第１の配線４３が設けられる。配線４３は、例えばダマシン法によって形成された銅配線であって、タングステンプラグ等のコンタクトプラグ３２により活性領域ARと接続される。
更に、その第１の配線４３を上層の配線（不図示）と接続するために、第１の配線４３の上にはビア導電体６１ａが形成される。
ここで、第１の配線４３の設計上の平面形状は微小な矩形状又は多角形状である。第１の配線４３の長手方向の長さL1や幅W1等の寸法は製品によって異なるが、この例では長さL1が０．２μm〜０．５μm程度であり、幅W1が５５nm〜１４０nm程度である。
図２は、実際に製造された半導体装置のSRAM領域のSEM(Scanning Electron Microscope)像を基にして描いた平面図である。
なお、図２では、白色の部分が第１の配線４３を表し、その周囲の灰色の領域は第１の配線４３が埋め込まれた絶縁膜を表す。
上記のように第１の配線４３が微小なため、図２の点線円内Aに示すように実際のデバイスでは絶縁膜に形成した配線用の溝の平面形状が崩れてしまい、その溝の中に第１の配線４３を埋め込むのが難しくなる。
特に、溝における埋め込み不良に伴って第１の配線４３にボイドが形成されると、そのボイドとビア導電体６１ａ（図１参照）とが重なり、第１の配線４３とビア導電体６１ａとの間でコンタクト不良が発生するおそれがある。
このように、SRAM領域Iにおける第１の配線４３には、微小な寸法に起因した埋め込み不良が発生し易いという問題がある。
一方、図３は、ロジック領域における半導体装置が備える配線の設計上の拡大平面図である。
なお、図３において、図１で説明したのと同じ要素には図１におけるのと同じ符号を付し、以下ではその説明を省略する。
図３に示すように、ロジック領域においては帯状の複数の第２の配線４４が形成される。
第２の配線４４は、第１の配線４３（図１参照）と同様にダマシン法で形成された銅配線であって、その長手方向の長さL2は、SRAM領域の第１の配線４３の長さL1よりも長く、例えば０．５μm〜１０００μm程度である。また、第２の配線４４の幅W2は５５nm〜１４０nm程度である。
このように長さL2が長い第２の配線４４をダマシン法で形成するとき、第２の配線４４の長手方向Zから絶縁膜の溝内にバリアメタルや銅等の配線材料が十分に供給されるため、SRAM領域におけるような埋め込み不良は発生し難い。
但し、ロジック領域における第２の配線４４は、論理演算に使用するトランジスタ同士を接続する役割を担うので、第２の配線４４によるRC遅延を防止するためにSRAM領域の第１の配線４３（図１参照）よりも低抵抗にするのが望まれる。
以下に、SRAM領域における配線の埋め込み不良を防止しつつ、ロジック領域における配線の低抵抗化を実現し得る各実施形態について説明する。
（第１実施形態）
本実施形態では、以下のようにしてSRAM領域とロジック領域とを備えた半導体装置を製造する。なお、SRAM領域の設計上の平面レイアウトは図１に示したのと同じである。
本実施形態では、以下のようにしてSRAM領域とロジック領域とを備えた半導体装置を製造する。なお、SRAM領域の設計上の平面レイアウトは図１に示したのと同じである。
図４〜図２７は、本実施形態に係る半導体装置の製造途中の断面図である。
まず、図４（ａ）に示すように、SRAM領域Iとロジック領域IIとを備えたシリコン基板等の半導体基板２０を用意する。
なお、SRAM領域Iは、後でSRAMが形成される領域であり、第１の領域の一例である。また、ロジック領域IIは、後でロジック回路が形成される領域であり、第２の領域の一例である。
次に、この半導体基板２０に素子分離絶縁膜２１を埋め込むことにより、素子分離絶縁膜２１で半導体基板２０の活性領域ARを画定する。なお、素子分離絶縁膜２１は、例えばCVD法で形成された酸化シリコン膜である。
次に、図４（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、活性領域ARにおける半導体基板２０の表面を熱酸化してゲート絶縁膜２５となるシリコン熱酸化膜を形成し、更にその上にポリシリコン膜を形成した後、そのポリシリコン膜をパターニングして複数のゲート電極２６を形成する。
そして、シリコン基板２０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックして各ゲート電極２６の横に絶縁性サイドウォール２７として残す。なお、その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。
次いで、各ゲート電極２６と絶縁性サイドウォール２８とをマスクにするイオン注入によりシリコン基板１にn型不純物やp型不純物をイオン注入し、各ゲート電極２６の横に第１〜第４のソースドレイン領域２９ａ〜２９ｅを形成する。
その後に、半導体基板２０の表面にコバルトシリサイド層等の高融点金属シリサイド層３０を形成する。
ここまでの工程により、SRAM領域IにロードトランジスタTRload、トランスファトランジスタTRtransfer、及びドライバトランジスタTRdriverの各々が形成され、ロジック領域IIに論理演算用のトランジスタTRが形成される。
次に、図５に示すように、シリコン基板２０の上側全面に第１の絶縁膜３１としてCVD法で酸化シリコン膜を形成した後、第１の絶縁膜３１の上面をCMP (Chemical Mechanical Polishing)で研磨して平坦化する。
そして、この第１の絶縁膜３１をパターニングして第１〜第４のソースドレイン領域２９ａ〜２９ｅの各々の上にコンタクトホール３１ａを形成した後、各コンタクトホール３１ａ内にコンタクトプラグ３２を形成する。
コンタクトプラグ３２はタングステンを主材料としており、第１〜第４のソースドレイン領域２９ａ〜２９ｅと電気的に接続される。
次に、図６に示すように、第１の絶縁膜３１とコンタクトプラグ３２の各々の上にCVD法で炭化シリコン（SiC）膜を３０nm〜７０nm程度の厚さに形成し、その炭化シリコン膜を第１のキャップ絶縁膜３３とする。
なお、第１のキャップ絶縁膜３３は炭化シリコン膜に限定されず、窒素、炭素、及び酸素のいずれかとシリコンとを含む絶縁膜を第１のキャップ絶縁膜３３として形成し得る。そのような絶縁膜としては、例えば、窒化シリコン膜、SiCN膜、及びSiOC膜がある。
その後、第１のキャップ絶縁膜３３の上に、第２の絶縁膜３４として酸化シリコン膜よりも誘電率が低く配線容量の低減に有利な低誘電率絶縁膜を形成する。
その低誘電率絶縁膜の種類は特に限定されないが、この例では富士通株式会社製のナノクリスタリングシリカ膜を第２の絶縁膜３４として約１５０nmの厚さに塗布法で形成する。ナノクリスタリングシリカ膜は、多孔質を有する酸化シリコン膜の一種であって、その実効誘電率は３．０程度である。
なお、ナノクリスタリングシリカ膜に代えて、実効誘電率が３．１５程度のSiOC膜等の低誘電率絶縁膜を第２の絶縁膜３４として形成してもよい。
次に、図７に示すように、第１の絶縁性マスク膜３５として炭化シリコン膜３５ｘ、酸化シリコン膜３５ｙ、及び窒化シリコン膜３５ｚをCVD法でこの順に形成する。
第１の絶縁性マスク膜３５の膜厚は特に限定されない。この例では、炭化シリコン膜３５ｘを６０nmの厚さに形成し、酸化シリコン膜３５ｙを１８０nmの厚さに形成する。そして、窒化シリコン膜３５ｚの厚さは７０nm程度とする。
なお、第１の絶縁性マスク膜３５は、その下の第２の絶縁膜３４よりもエッチング速度が遅い膜であれば上記に限定されない。例えば、第２の絶縁膜３４としてSiOC膜を形成する場合には、厚さが８０nm程度の単層の酸化シリコン膜を第１の絶縁性マスク膜３５として形成し得る。
次いで、図８に示すように、第１の絶縁性マスク膜３５の上にフォトレジストを塗布し、それを露光、現像することにより第１のレジスト膜３６を１μm程度の厚さに形成する。なお、露光の際に使用する露光光はI線とKrFレーザ光のいずれでもよい。
また、この第１のレジスト膜３６は、SRAM領域Iを覆い、かつ、ロジック領域IIが露出するように形成される。
次に、図９に示すように、酸素原子を含む雰囲気中で第１の絶縁性マスク膜３５をアニールすることにより、ロジック領域IIにおける第１の絶縁性マスク膜３５を改質する。
そのアニール条件は特に限定されない。例えば、窒素ガスにオゾンガスを添加した雰囲気中において基板温度を２００℃〜４００℃、アニール時間を２分〜５分、雰囲気の圧力を５０Torr〜６５０Torrとする条件でこのアニールを行い得る。
ロジック領域IIにおいて第１のレジスト膜３６から露出している部分の第１の絶縁性マスク膜３５は、このアニールによって膜中に酸素が供給されることで膜密度が高くなり、アニール前と比較して緻密化する。
一方、SRAM領域Iにおいて第１のレジスト膜３６で覆われている部分の第１の絶縁性マスク膜３５は、アニール雰囲気から隔離されているため、アニールの前後で膜密度の変化は起こらない。
これにより、アニールの終了後には、ロジック領域IIにおける第１の絶縁性マスク膜３５の膜密度がSRAM領域Iにおける第１の絶縁性マスク膜３５よりも高い構造が得られる。このような膜密度の相違により、第１の絶縁性マスク膜３５のエッチング特性は各領域I、IIで異なるようになり、後述のようにSRAM領域Iにおける第１の絶縁性マスク膜３５のエッチング速度はロジック領域IIにおけるよりも速くなる。
このように各領域I、IIにおいて第１の絶縁性マスク膜３５の膜密度を変える方法としては、上記のアニールの他に、紫外線照射や電子線照射がある。
このうち、紫外線照射においては、上記のようにSRAM領域Iを第１のレジスト膜３６で覆いつつ、ロジック領域IIにおける第１の絶縁性マスク膜３５に紫外線を照射して当該マスク膜３５を緻密化する。紫外線照射の条件としては、例えば、圧力が５０Torr〜６５０Torrの減圧下において、基板温度を２００℃〜４００℃、紫外線照射時間を２分〜５分、紫外線の波長を２２０nm〜２９０nmとする条件を採用し得る。
また、電子線照射においては、上記のようにSRAM領域Iを第１のレジスト膜３６で覆いつつ、ロジック領域IIにおける第１の絶縁性マスク膜３５に電子線を照射して当該マスク膜３５を緻密化する。電子線照射の条件としては、例えば、圧力が５０Torr〜６５０Torrの減圧雰囲気下において、基板温度を２００℃〜４００℃、電子線照射時間を２分〜５分、電子線のドーズ量を０．１mC/cm2〜１．０mC/cm2とする条件を採用し得る。
この後に、図１０に示すように、第１のレジスト膜３６を除去する。
続いて、図１１に示すように、SRAM領域Iとロジック領域IIの各々に再びフォトレジストを塗布し、それを露光、現像して第２のレジスト膜３９を形成する。
そして、第２のレジスト膜３９をエッチングマスクにしながら、CF4ガスをエッチングガスに使用するRIE (Reactive Ion Etching)により第１の絶縁性マスク膜３５をドライエッチングする。
これにより、SRAM領域Iにおける絶縁性マスク膜３５に第１の開口３５ａが形成され、これと同時にロジック領域IIにおける第１の絶縁性マスク膜３５に第２の開口３５ｂが形成される。
この後に、図１２に示すように、第２のレジスト膜３９を除去する。
次に、図１３に示すように、第１の絶縁性マスク膜３５をエッチングマスクに使用して第２の絶縁膜３４をドライエッチングする。このドライエッチングはCF4ガスをエッチングガスに使用するRIEにより行われ、第１の開口３５ａの下の第２の絶縁膜３４に第１の溝３４ａが形成されるのと同時に、第２の開口３５ｂの下の第２の絶縁膜３４に第２の溝３４ｂが形成される。
これらの溝３４ａ、３４ｂの幅は特に限定されない。本実施形態では第１の溝３４ａの幅W1と第２の溝３４ｂの幅W2をいずれも５５nm〜１４０nmとする。
ここで、第１の絶縁性マスク膜３５に対しては図９の工程で改質処理がなされており、第１の絶縁性マスク膜３５の膜密度はSRAM領域Iよりもロジック領域IIにおける方が高められている。各溝３４ａ、３４ｂを形成するときの第１の絶縁性マスク膜３５のエッチング速度はその膜密度によって定まり、膜密度が高い方がエッチング速度が遅く、膜密度が低い方がエッチング速度が速くなる。
例えば、この例では、SRAM領域Iにおける第１の絶縁性マスク膜３５と第２の絶縁膜３４とのエッチング選択比は１０程度であるが、ロジック領域IIにおいてはそのエッチング選択比は２０程度にまで高められる。
よって、SRAM領域Iにおける第１の絶縁性マスク膜３５は、その低い膜密度に起因してロジック領域IIにおけるよりも多くエッチングされ、第１の開口３５ａの側面が傾斜するようになる。その結果、第１の開口３５ａの開口端の幅W3は、上記した第１の溝３５ａの幅W1よりも広くなる。
これに対し、ロジック領域IIにおいては、SRAM領域Iよりも第１の絶縁性マスク膜３５の密度が高いため、第２の開口３５ｂの側面は基板に対して略垂直な状態のままであり、第２の開口３５ｂの幅は第２の溝３４ｂの幅W2と同程度となる。
次に、図１４に示すように、SRAM領域Iとロジック領域IIの各々の第１の絶縁性マスク膜３５の上と、各溝３４ａ、３４ｂの内面とに、スパッタ法で第１の導電膜４１としてチタン膜を５nm〜２０nm程度の厚さに形成する。
なお、第１の導電膜４１はチタン膜に限定されない。第１の導電膜４１の材料としては、チタン、タンタル、タングステン、ジルコニウム、ハフニウム、マグネシウム、及びモリブデンのいずれか、又はこれらの窒化物がある。更に、これらの各材料の単層膜又は積層膜で第１の導電膜４１を形成してもよい。
また、第１の導電膜４１の成膜方法もスパッタ法に限定されず、成膜とエッチングを周期的に繰り返す方法により第１の導電膜４１を形成してもよい。
ここで、SRAM領域Iにおいては、前述のように第１の開口３５ａの開口端の幅W3（図１３参照）が広められている。そのため、第１の開口３５ａを通じて第１の溝３４ａ内にスパッタ粒子が広く行き渡り、第１の溝３４ａ内において第１の導電膜４１の埋め込み不良が発生するのを抑制することができる。
特に、第１の溝３４ａの開口端E1においては、第１の開口３５ａの幅が最も狭い部分であるため、当該部分にスパッタ粒子が多く堆積し、第１の導電膜４１の膜厚T1が厚くなり易い。
一方、ロジック領域IIにおいては、前述のように第２の開口３５ｂの幅は第２の溝３４ｂの幅W2（図１３参照）と同程度である。よって、SRAM領域Iにおけるような開口端E1での第１の導電膜４１の厚膜化は発生せず、第２の溝３４ｂの開口端E2での第１の導電膜４１の膜厚T2は、第１の開口端E1での膜厚T1よりも薄くなる。
続いて、図１５に示すように、第１の導電膜４１の上にスパッタ法で銅シード層（不図示）を４０nm〜８０nmの厚さに形成し、更にその上に電解めっき法又は無電解めっき法により第２の導電膜４２として銅膜を形成する。
第２の導電膜４２は１μｍ程度の厚さに形成され、その第２の導電膜４２により第１の溝３４ａと第２の溝３４ｂの各々は完全に埋められる。
その後に、図１６に示すように、第２の絶縁膜３４の上の余分な第１及び第２の導電膜４１、４２をCMP法により研磨して除去し、これらの導電膜を第１の溝３４ａに第１の配線４３として残す。また、これと同時に、第２の溝３４ｂにおいては、第１の導電膜４１と第２の導電膜４２が第２の配線４４として残される。
このように絶縁膜の溝に導電膜を埋め込んで配線を形成する方法はダマシン法と呼ばれる。
なお、この例ではCMPにより絶縁性マスク膜３９も除去しているが、絶縁性マスク膜３９の上で研磨を停止することにより、絶縁性マスク膜３９を５０nm以下の厚さに残すようにしてもよい。
また、各配線４３、４４における第１の導電膜４１は、第２の導電膜４２に含まれる銅が第２の絶縁膜３４に拡散するのを防止するバリアメタル膜としての役割を担う。
ここで、前述のようにロジック領域IIの第２の溝３４ｂの側面においては第１の導電膜４１が薄く形成されているので、第２の導電膜４２が第２の配線４４において占める割合が高くなる。第２の導電膜４２は、第１の導電膜４１よりも電気抵抗が小さい銅を材料としているため、本実施形態ではロジック領域IIにおける第２の配線４４の低抵抗化を実現できる。
このように、本実施形態では、SRAM領域Iにおいて第１の配線４３の埋め込み不良を防止しつつ、ロジック領域IIにおける第２の配線４４の低抵抗化を実現できる。
次に、図１７に示すように、第２の絶縁膜３４と各配線４３、４４の上に第２のキャップ絶縁膜４６としてCVD法で炭化シリコン膜を３０nm〜７０nm程度の厚さに形成する。
なお、第２のキャップ絶縁膜４６は炭化シリコン膜に限定されず、窒素、炭素、及び酸素のいずれかとシリコンとを含む絶縁膜を第２のキャップ絶縁膜４６として形成し得る。そのような絶縁膜としては、例えば、窒化シリコン膜、SiCN膜、及びSiOC膜がある。
更に、第２のキャップ絶縁膜４６の上に、第３の絶縁膜４７と第４の絶縁膜４８をこの順に形成する。
これらの絶縁膜４７、４８の材料は特に限定されないが、配線遅延の低減に有利な低誘電率絶縁膜をこれらの絶縁膜４７、４８として形成するのが好ましい。
この例では第３の絶縁膜４７として低誘電率絶縁膜の一種であるSiOC膜をCVD法で１００nm〜３００nmの厚さ、例えば１８０nmの厚さに形成する。更に、第４の絶縁膜４８として前述のナノクリスタリングシリカ膜を塗布法で１００nm〜２００nmの厚さ、例えば１５０nmの厚さに形成する。
なお、このように第３の絶縁膜４７と第４の絶縁膜４８とを分けて形成するのに代えて、単層のSiOC膜を３８０nm程度の厚さに形成してもよい。
その後、第４の絶縁膜４８の上に第２の絶縁性マスク膜４９として炭化シリコン膜４９ｘ、酸化シリコン膜４９ｙ、及び窒化シリコン膜４９ｚをCVD法でこの順に形成する。
第２の絶縁性マスク膜４９の膜厚は特に限定されず、前述の第１の絶縁性マスク膜３５（図７参照）と同程度の厚さに第２の絶縁性マスク膜４９を形成し得る。
また、第２の絶縁性マスク膜４９の材料も上記に限定されず、第４の絶縁膜４８よりもエッチング速度が遅い膜を第２の絶縁性マスク膜４９として形成し得る。例えば、第３の絶縁膜４７及び第４の絶縁膜４８として単層のSiOC膜を形成する場合には、厚さが８０nm程度の単層の酸化シリコン膜を第２の絶縁性マスク膜４９として形成し得る。
次に、図１８に示すように、第２の絶縁性マスク膜４９の上に、SRAM領域Iを覆い、かつロジック領域IIが露出する第３のレジスト膜５１を１μm程度の厚さに形成する。
そして、第３のレジスト膜５１をマスクにしつつ、酸素を含む雰囲気中で第２の絶縁性マスク膜４９をアニールすることにより、ロジック領域IIにおける第２の絶縁性マスク膜４９を改質する。
図９の工程と同様に、この改質処理によってロジック領域IIにおける第２の絶縁性マスク膜４９の膜密度は、SRAM領域Iにおけるよりも高められることになる。そして、このような膜密度の相違により、第２の絶縁性マスク膜４９のエッチング特性は各領域I、IIで異なるようになる。
なお、そのアニールの条件は図９において説明したのと同じなので、ここでは省略する。更に、図９におけるのと同様に、このアニールに代えて紫外線照射や電子線照射によって第２の絶縁性マスク膜４９を改質してもよい。
この後に、図１９に示すように、第３のレジスト膜５１を除去する。
次に、図２０に示すように、SRAM領域Iとロジック領域IIの各々に第４のレジスト膜５３を形成し、この第４のレジスト膜５３をマスクにして第２の絶縁性マスク膜４９をRIEによりドライエッチングする。この結果、SRAM領域Iにおける第２の絶縁性マスク膜４９に第３の開口４９ａが形成され、かつ、ロジック領域IIの第２の絶縁性マスク膜４９に第４の開口４９ｂが形成される。
なお、このドライエッチングで使用し得るエッチングガスとしては、例えばCF4ガスがある。
その後に、図２１に示すように第４のレジスト膜５３を除去する。
次に、図２２に示すように、第２の絶縁性マスク膜４９をマスクにして第４の絶縁膜４８をドライエッチングすることにより、第３の開口４９ａと第４の開口４９ｂの各々の下に第３の溝４８ａと第４の溝４８ｂを形成する。
これらの溝４８ａ、４８ｂの幅は特に限定されないが、この例では第３の溝４８ａの幅W4と第４の溝４８ｂの幅W5をいずれも５５nm〜１４０nm程度とする。
このドライエッチングは、例えばCF4ガスをエッチングガスに使用するRIEにより行われる。そのエッチングガスに対する第３の絶縁膜４７のエッチング速度は第４の絶縁膜４８のそれよりも遅いため、このエッチングは第３の絶縁膜４７の上面で停止する。
また、図１８の改質処理が施されていないSRAM領域Iの第２の絶縁性マスク膜４９はロジック領域IIにおけるよりも膜密度が低くエッチング速度が速い。よって、図１３の工程と同様に、本工程でも第３の開口４９ａの側面がエッチングにより傾斜し、第３の開口４９ａの開口端の幅W6が第３の溝４８ａの幅W4よりも広くなる。
なお、SRAM領域Iよりも第２の絶縁性マスク膜４９の膜密度が高いロジック領域IIにおいては第４の開口４９ｂの側面は殆どエッチングされず、第４の開口４９ｂの幅は第４の溝４８ｂの幅W5と同程度となる。
続いて、図２３に示すように、SRAM領域Iとロジック領域IIの各々に第５のレジスト膜５４を形成する。
そして、第５のレジスト膜５４をマスクにしながら、各配線４３、４４の上の第２のキャップ絶縁膜４６と第３の絶縁膜４７とをドライエッチングすることにより、第３の溝４８ａや第４の溝４８ｂに重なるホール４７ａを形成する。
なお、このエッチングはRIEにより行われ、そのエッチングガスとしては例えばCF4ガスが使用される。
この後に、第５のレジスト膜５４は除去される。
次に、図２４に示すように、SRAM領域Iとロジック領域IIの各々の第２の絶縁性マスク膜４９の上と、各溝４８ａ、４８ｂの内面と、ホール４７ａの内面とに、第３の導電膜５７としてチタン膜を形成する。このチタン膜はスパッタ法により形成され、例えば５nm〜２０nm程度の厚さに形成される。
第３の導電膜５７はチタン膜に限定されない。第３の導電膜５７の材料としては、チタン、タンタル、タングステン、ジルコニウム、ハフニウム、マグネシウム、及びモリブデンのいずれか、又はこれらの窒化物がある。更に、これらの各材料の単層膜又は積層膜で第３の導電膜５７を形成してもよい。
また、第３の導電膜５７の成膜方法もスパッタ法に限定されず、成膜とエッチングを周期的に繰り返す方法により第３の導電膜５７を形成してもよい。
図１４の工程と同様に、この例でもSRAM領域Iにおいて第３の開口４９ａの開口端の幅W6（図２２参照）が広められているので、第３の溝４８ａにスパッタ粒子が広く行き渡る。これにより、第３の溝３４ｂ内で第３の導電膜５７が埋め込み不良となるのを防止できる。
また、第３の溝４８ａの開口端E3においては第３の導電膜５７が厚く堆積し、その膜厚T3は、第４の溝４８ｂの開口端E4における第３の導電膜５７よりも厚くなる。
続いて、図２５に示すように、第３の導電膜５７の上にスパッタ法で銅シード層（不図示）を４０nm〜８０nmの厚さに形成し、更にその上に電解めっき法又は無電解めっき法により第４の導電膜５８として銅膜を形成する。
第４の導電膜５８は、第３の溝４８ａと第４の溝４８ｂの各々を完全に埋める厚さ、例えば１μｍ程度の厚さに形成される。
そして、図２６に示すように、第４の絶縁膜４８の上の余分な第３の導電膜５７と第４の導電膜５８とをCMP法により研磨して除去する。これにより、第３の導電膜５７と第４の導電膜５８は、第３の溝４８ａに第３の配線６１として残されると共に、第４の溝４８ｂに第４の配線６２として残される。
これらの配線６１、６２はホール４７ａ内にも形成されており、ホール４７ａ内に形成された各配線６１、６２はそれぞれビア導電体６１ａ、６２ａとして供される。そして、ビア導電体６１ａを介して第１の配線４１と第３の配線６１とが接続され、ビア導電体６２ａを介して第２の配線４４と第４の配線６２とが接続される。
このように配線６１、６２と同時にビア導電体６２ａ、６２ｂを形成する方法は、デュアルダマシン法と呼ばれる。
なお、この例ではCMPにより第２の絶縁性マスク膜４９を除去しているが、第２の絶縁性マスク膜４９の上で研磨を停止することにより、第２の絶縁性マスク膜４９を５０nm以下の厚さに残すようにしてもよい。
また、各配線６１、６２における第３の導電膜５７は、第４の導電膜５８に含まれる銅が第４の絶縁膜４８に拡散するのを防止するバリアメタル膜としての役割を担う。
更に、ロジック領域IIにおいてはSRAM領域Iよりも第３の導電膜５７が薄く、第４の配線６２において銅を材料とする第４の導電膜５８が占める割合が高いので、第４の配線６２を第３の配線６１よりも低抵抗化することができる。
これにより、第４の絶縁膜４８の層内においても、SRAM領域Iにおける第３の溝４８ａが埋め込み不良になるのを防止しつつ、ロジック領域IIにおける第４の配線６２を低抵抗化することが可能となる。
この後は、図１７〜図２６の工程を繰り返すことで所定の層数の多層配線構造を形成する。
そして、図２７に示すように、ロジック領域IIにアルミニウム膜等の電極パッド６５を形成し、更に各領域I、IIにパシベーション膜６６としてCVD法で窒化シリコン膜を形成する。
そして、そのパシベーション膜６６の上に保護絶縁膜６７として塗布法によりポリイミド膜を形成する。なお、パシベーション膜６６と保護絶縁膜６７には電極６５が露出する窓６８がパターニングにより形成される。
以上により、本実施形態に係る半導体装置の基本構造が完成する。
なお、図２７のSRAM領域Iにおいて、ロードトランジスタTRloadの断面は図１のY1−Y1線に沿う断面図に相当する。また、トランスファトランジスタTRtransferとドライバトランジスタTRdriverの各々の断面は、図１のY2−Y2線に沿う断面図に相当する。
更に、図２８は、これらのトランジスタTRload、TRdriver、TRtransferで形成されるSRAMの１つのセルの等価回路図である。
上記した本実施形態によれば、図９の改質処理によりSRAM領域Iにおける第１の絶縁性マスク膜３５のエッチング速度をロジック領域IIにおけるよりも速くする。
これにより、図１３のように第１の開口３５ａの開口端の幅W3がエッチングにより広がり、その下の第１の溝３４ａにおいて第１の配線４３の埋め込み不良が発生するのを防止できる。
更に、ロジック領域Iにおいては、絶縁性マスク膜３５のエッチング速度が遅いためエッチングにより第２の開口３５ｂの幅は広がらず、その下の第２の溝３４ｂに第１の導電膜４１を薄く形成でき、第２の配線４４が低抵抗となる。
その結果、微細な第１の配線４３を備えたSRAM領域Iにおいて配線の埋め込み不良を防止しながら、高速動作が求められるロジック領域IIにおいて配線遅延を抑制することが可能となる。
次に、本願発明者が行った実験について説明する。
この実験では、第１の配線４３の抵抗値Rと配線容量Cとの関係を調査した。また、第２の配線４４についても、その抵抗値Rと配線容量Cとの関係が調査された。
この実験の結果を図２９に示す。
図２９において、□で示す系列は第１の配線４３についての実験結果を示し、■で示す系列は第２の配線４４についての実験結果を示す。
配線の抵抗値Rと配線容量Cとは反比例の関係にあることが知られており、第１の配線４３の実験結果は第１の反比例曲線G1で近似され、第２の配線４４の実験結果は第２の反比例曲線G2で近似される。
これらの曲線のうち、第２の反比例曲線G2は第１の反比例曲線G1よりも原点側にシフトしている。これにより、第２の配線４４のRC積が第１の配線４３のRC積よりも小さく、高速動作が要求されるロジック領域IIに第２の配線４４が適していることが分かる。
また、第１の配線４３と第２の配線４４の各々のRC積の差は約５％である。この値は、第２の絶縁膜３４の材料をSiOC（実効誘電率３．１５）からナノクリスタンリングシリカ（実効誘電率３．０）に変えた場合のRC積の変化量（約３％）よりも大きい。このことから、絶縁膜を低誘電率化する場合と比較して、RC積を大きく変化できることも明らかとなった。
（第２実施形態）
第１実施形態では、第１の絶縁性マスク膜３５（図７参照）や第２の絶縁性マスク膜４９（図１７参照）として絶縁膜を形成した。
第１実施形態では、第１の絶縁性マスク膜３５（図７参照）や第２の絶縁性マスク膜４９（図１７参照）として絶縁膜を形成した。
これに対し、本実施形態ではマスク膜として以下のように導電膜を形成する。
図３０〜図４０は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図３０〜図４０において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
最初に、図３０に示す断面構造を得るまでの工程について説明する。
まず、第１実施形態の図４（ａ）〜図６の工程を行うことによりSRAM領域Iとロジック領域IIの各々に第２の絶縁膜３４を形成する。
そして、その第２の絶縁膜３４の上にスパッタ法でタンタル膜を２０nm〜５０nm程度の厚さに形成し、そのタンタル膜を導電性マスク膜７１とする。
なお、導電性マスク膜７１はタンタル膜に限定されない。タンタル膜に代えてジルコニウム膜やハフニウム膜を導電性マスク膜７１として形成してもよい。
次に、図３１に示すように、導電性マスク膜７１の上にフォトレジストを塗布し、それを露光、現像することにより第６のレジスト膜７２を１μm程度の厚さに形成する。なお、露光の際に使用する露光光はI線とKrFレーザ光のいずれでもよい。
また、この第６のレジスト膜７２は、ロジック領域IIを覆い、かつSRAM領域Iが露出するように形成される。
次に、図３２に示すように、酸素原子を含む雰囲気中で導電性マスク膜７１をアニールすることにより、SRAM領域Iにおける導電性マスク膜７１を改質する。
そのアニール条件は特に限定されない。例えば、窒素ガスにオゾンガスを添加した減圧雰囲気中において基板温度を２００℃〜４００℃、アニール時間を２分〜５分、雰囲気の圧力を５０Torr〜６５０Torrとする条件でこのアニールを行い得る。
SRAM領域Iにおいて第６のレジスト膜７２から露出している部分の導電性マスク膜７１はこのアニールによって酸化する。
一方、ロジック領域IIにおいて第６のレジスト膜７２で覆われている部分の導電性マスク膜７１は、アニール雰囲気から隔離されているため酸化しない。このような酸化の有無により導電性マスク膜７１のエッチング特性は各領域I、IIで異なるようになり、後述のようにSRAM領域Iにおける導電性マスク膜７１のエッチング速度はロジック領域IIにおけるよりも速くなる。
このようにSRAM領域Iにおける導電性マスク膜７１を酸化する方法としては、上記のアニールの他にプラズマ処理がある。
そのプラズマ処理においては、上記のようにロジック領域IIを第６のレジスト膜７２で覆いつつ、SRAM領域Iにおける導電性マスク膜７1を酸素原子を含むプラズマ雰囲気に曝す。このプラズマ処理は、例えばリモートプラズマ処理装置を用いて行い得る。また、その条件としては、酸素ガスの雰囲気中において基板温度を２００℃〜４００℃、アニール時間を２分〜５分、雰囲気の圧力を５０Torr〜６５０Torr、プラズマ化の電力を１００W〜５００Wとする条件を採用し得る。
この後に、図３３に示すように、第６のレジスト膜７２を除去する。
続いて、図３４に示すように、SRAM領域Iとロジック領域IIの各々に再びフォトレジストを塗布し、それを露光、現像して第２のレジスト膜３９を形成する。
そして、第２のレジスト膜３９をマスクにするRIEにより導電性マスク膜７１をドライエッチングして、SRAM領域Iに第１の開口７１ａを形成すると共に、ロジック領域IIに第２の開口７１ｂを形成する。なお、そのドライエッチングで使用し得るガスとしては、例えばBCl3ガスやCl2ガスがある。
この後に、図３５に示すように、第２のレジスト膜３９を除去する。
次に、図３６に示すように、導電性マスク膜７１をエッチングマスクに使用して第２の絶縁膜３４をドライエッチングし、第１の開口７１ａと第２の開口７１ｂのそれぞれの下に第１の溝３４ａと第２の溝３４ｂを形成する。
このドライエッチングは、例えば、CF4ガスをエッチングガスに使用するRIEにより行われる。
更に、これらの溝３４ａ、３４ｂの幅も特に限定されず、第１実施形態と同様に第１の溝３４ａの幅W1と第２の溝３４ｂの幅W2をいずれも５５nm〜１４０nm程度とし得る。
ここで、図３２の改質処理によりSRAM領域Iにおける導電性マスク膜７１は酸化されているのに対し、ロジック領域IIにおける導電性マスク膜７１は酸化されていない。
導電性マスク膜７１のエッチング速度は、導電性マスク膜７１が酸化されているか否かによって変わり、酸化された導電性マスク膜７１のエッチング速度は酸化していない場合よりも速くなる。そのため、導電性マスク膜７１と第２の絶縁膜３４とのエッチングの選択比は、ロジック領域IIにおいては１０００程度の高い値となるが、SRAM領域Iにおいては１０程度の低い値となる。
このように選択比が低下した結果、SRAM領域Iの第１の開口７１ａ導電性マスク膜７１はロジック領域IIにおけるよりも多くエッチングされ、第１の溝３５ａの上において第１の開口７１ａの側面が傾斜するようになる。
これにより、第１実施形態（図１３参照）と同様に、本実施形態でも第１の開口７１ａの開口端の幅W3が第１の溝３５ａの幅W1よりも広くなる。
一方、導電性マスク膜７１のエッチング速度が遅いロジック領域IIにおいては、第２の開口７１ｂの側面は基板に対して略垂直な状態のままであり、第２の開口７１ｂの幅は第２の溝３４ｂの幅W2と同程度となる。
次いで、図３７に示すように、SRAM領域Iとロジック領域IIの各々の導電性マスク膜７１の上と、各溝３４ａ、３４ｂの内面とに、スパッタ法で第１の導電膜４１としてチタン膜を５nm〜２０nmの厚さに形成する。
このとき、前述のように第１の開口７１ａの開口端の幅W3（図３６参照）が広められているため、第１実施形態と同様に第１の開口７１ａの下の第１の溝３４ａにおいて第１の導電膜４１が埋め込み不良となるのを防止できる。
更に、図１４を参照して第１実施形態で説明したのと同じ理由により、第１の溝３４ａの開口端E1における第１の導電膜４１の膜厚T1は、第２の溝３４ｂの開口端E2での膜厚T2よりも厚くなる。
次に、図３８に示すように、第１実施形態の図１５の工程と同様に第２の導電膜４２として銅膜を形成し、その第２の導電膜４２により第１の溝３４ａと第２の溝３４ｂの各々を完全に埋める。
そして、図３９に示すように、第２の絶縁膜３４の上の導電性マスク膜７１、第１の導電膜４１、及び第２の導電膜４２をCMP法により研磨して除去する。これにより、第１の導電膜４１と第２の導電膜４２が第２の溝３４ａ内に第１の配線４３として残される。また、これと同時に、第２の溝３４ｂにおいては、第１の導電膜４１と第２の導電膜４２が第２の配線４４として残される。
この後は、第１実施形態で説明した図１７〜図２７と同じ工程を行うことにより、図４０に示すような本実施形態に係る半導体装置の基本構造を完成させる。
以上説明した本実施形態によれば、図３２の改質処理によりSRAM領域Iにおける導電性マスク膜７１のエッチング速度をロジック領域IIにおけるよりも速くする。
その結果、図３６のように第１の開口７１ａの開口端の幅W3がエッチングにより広がり、その下の第１の溝３４ａにおいて第１の配線４３の埋め込み不良が発生するのを防止できる。
しかも、ロジック領域Iにおいては導電性マスク膜７１のエッチング速度が遅いためエッチングにより第２の開口７１ｂの幅は広がらず、その下の第２の溝３４ｂに第１の導電膜４１を薄く形成できる。これにより、第２の配線４４において低抵抗の銅を材料とする第２の導電膜４２が占める割合が増えるので、第２の配線４４の抵抗を低減することが可能となる。
これにより、第１実施形態と同様に、SRAM領域Iにおける第１の配線４３の埋め込み不良の防止と、ロジック領域IIにおける配線容量の低減とを両立することが可能となる。
以上説明した各実施形態に関し、更に以下の付記を開示する。
（付記１） 第１の領域と第２の領域とを備えた半導体基板の上に絶縁膜を形成する工程と、
前記絶縁膜の上にマスク膜を形成する工程と、
前記マスク膜を改質することにより、前記第１の領域における前記マスク膜のエッチング特性と、前記第２の領域における前記マスク膜のエッチング特性とを異ならせる工程と、
前記マスク膜を改質する工程の後、前記第１の領域における前記マスク膜に第１の開口を形成する工程と、
前記マスク膜を改質する工程の後、前記第２の領域における前記マスク膜に第２の開口を形成する工程と、
前記マスク膜をエッチングマスクに使用して、前記第１の領域における前記マスク膜のエッチング速度が前記第２の領域における前記マスク膜のエッチング速度よりも速い条件で、前記絶縁膜をエッチングすることにより、前記第１の開口の下の前記絶縁膜に第１の溝を形成すると共に、前記第２の開口の下の前記絶縁膜に第２の溝を形成する工程と、
前記第１の溝の内面と前記第２の溝の内面とに、第１の導電膜を形成する工程と、
前記第１の導電膜の上に第２の導電膜を形成することにより、前記第１の溝内に第１の配線を形成し、かつ、前記第２の溝内に第２の配線を形成する工程と、
を有する半導体装置の製造方法。
前記絶縁膜の上にマスク膜を形成する工程と、
前記マスク膜を改質することにより、前記第１の領域における前記マスク膜のエッチング特性と、前記第２の領域における前記マスク膜のエッチング特性とを異ならせる工程と、
前記マスク膜を改質する工程の後、前記第１の領域における前記マスク膜に第１の開口を形成する工程と、
前記マスク膜を改質する工程の後、前記第２の領域における前記マスク膜に第２の開口を形成する工程と、
前記マスク膜をエッチングマスクに使用して、前記第１の領域における前記マスク膜のエッチング速度が前記第２の領域における前記マスク膜のエッチング速度よりも速い条件で、前記絶縁膜をエッチングすることにより、前記第１の開口の下の前記絶縁膜に第１の溝を形成すると共に、前記第２の開口の下の前記絶縁膜に第２の溝を形成する工程と、
前記第１の溝の内面と前記第２の溝の内面とに、第１の導電膜を形成する工程と、
前記第１の導電膜の上に第２の導電膜を形成することにより、前記第１の溝内に第１の配線を形成し、かつ、前記第２の溝内に第２の配線を形成する工程と、
を有する半導体装置の製造方法。
（付記２） 前記マスク膜を形成する工程において、該マスク膜として絶縁性マスク膜を形成し、
前記マスク膜を改質する工程は、
前記第１の領域を覆い、かつ、前記第２の領域が露出するレジスト膜を前記マスク膜の上に形成する工程と、
前記レジスト膜を形成した後、酸素原子を含むアニール雰囲気、紫外線、及び電子線のいずれかに前記第２の領域の前記マスク膜を曝すことにより、前記第２の領域の前記マスク膜を改質する工程と、
前記レジスト膜を除去する工程とを有することを特徴とする付記１に記載の半導体装置の製造方法。
前記マスク膜を改質する工程は、
前記第１の領域を覆い、かつ、前記第２の領域が露出するレジスト膜を前記マスク膜の上に形成する工程と、
前記レジスト膜を形成した後、酸素原子を含むアニール雰囲気、紫外線、及び電子線のいずれかに前記第２の領域の前記マスク膜を曝すことにより、前記第２の領域の前記マスク膜を改質する工程と、
前記レジスト膜を除去する工程とを有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記３） 前記絶縁性マスク膜の材料は、酸化シリコン、窒化シリコン、及び炭化シリコンのいずれかであることを特徴とする付記２に記載の半導体装置の製造方法。
（付記４） 前記マスク膜を形成する工程において、該マスク膜として導電性マスク膜を形成し、
前記マスク膜を改質する工程は、
前記第２の領域を覆い、かつ、前記第１の領域が露出するレジスト膜を前記マスク膜の上に形成する工程と、
前記レジスト膜を形成した後、酸素原子を含むアニール雰囲気、又は酸素原子を含むプラズマ雰囲気に前記第１の領域の前記マスク膜を曝すことにより、前記第１の領域の前記マスク膜を改質する工程と、
前記レジスト膜を除去する工程とを有することを特徴とする付記１に記載の半導体装置の製造方法。
前記マスク膜を改質する工程は、
前記第２の領域を覆い、かつ、前記第１の領域が露出するレジスト膜を前記マスク膜の上に形成する工程と、
前記レジスト膜を形成した後、酸素原子を含むアニール雰囲気、又は酸素原子を含むプラズマ雰囲気に前記第１の領域の前記マスク膜を曝すことにより、前記第１の領域の前記マスク膜を改質する工程と、
前記レジスト膜を除去する工程とを有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記５） 前記導電性マスク膜の材料は、タンタル、ジルコニウム、及びハフニウムのいずれかであることを特徴とする付記４に記載の半導体装置の製造方法。
（付記６） 前記第１の配線の長手方向の長さは、前記第２の配線の長手方向の長さよりも長いことを特徴とする付記１乃至付記５のいずれかに記載の半導体装置の製造方法。
（付記７） 前記絶縁膜を形成する前に、前記第１の領域にSRAMのロードトランジスタ、トランスファトランジスタ、及びドライバトランジスタを形成する工程を更に有することを特徴とする付記１乃至付記６のいずれかに記載の半導体装置の製造方法。
（付記８） 第１の領域と第２の領域とを備えた半導体基板の上に形成され、前記第１の領域に第１の溝を有し、前記第２の領域に第２の溝を有する絶縁膜と、
前記第１の溝に形成された第１の配線と、
前記第２の溝に形成された第２の配線とを有し、
前記第１の配線と前記第２の配線の各々が第１の導電膜と第２の導電膜とを順に形成してなり、
前記第１の溝の開口端における前記第１の導電膜の膜厚が、前記第２の溝の開口端における前記第１の導電膜の膜厚よりも厚いことを特徴とする半導体装置。
前記第１の溝に形成された第１の配線と、
前記第２の溝に形成された第２の配線とを有し、
前記第１の配線と前記第２の配線の各々が第１の導電膜と第２の導電膜とを順に形成してなり、
前記第１の溝の開口端における前記第１の導電膜の膜厚が、前記第２の溝の開口端における前記第１の導電膜の膜厚よりも厚いことを特徴とする半導体装置。
（付記９） 前記第１の配線の長手方向の長さは、前記第２の配線の長手方向の長さよりも長いことを特徴とする付記８に記載の半導体装置。
（付記１０） 前記第１の領域に、SRAMのロードトランジスタ、トランスファトランジスタ、及びドライバトランジスタを更に有することを特徴とする付記８又は付記９に記載の半導体装置。
２０…半導体基板、２５…ゲート絶縁膜、２６…ゲート電極、２７…絶縁性サイドウォール、２９ａ〜２９ｅ…第１〜第４のソースドレイン領域、３１…第１の絶縁膜、３１ａ…コンタクトホール、３２…コンタクトプラグ、３３…第１のキャップ絶縁膜、３４…第２の絶縁膜、３４ａ…第１の溝、３４ｂ…第２の溝、３５…第１の絶縁性マスク膜、３５ａ…第１の開口、３５ｂ…第２の開口、３５ｘ…炭化シリコン膜、３５ｙ…酸化シリコン膜、３５ｚ…窒化シリコン膜、３６…第１のレジスト膜、３９…第２のレジスト膜、４１…第１の導電膜、４２…第２の導電膜、４３…第１の配線、４４…第２の配線、４６…第２のキャップ絶縁膜、４７…第３の絶縁膜、４７ａ…ホール、４８…第４の絶縁膜、４８ａ…第３の溝、４８ｂ…第４の溝、４９…第２の絶縁性マスク膜、４９ａ…第３の開口、４９ｂ…第４の開口、４９ｘ…炭化シリコン膜、４９ｙ…酸化シリコン膜、４９ｚ…窒化シリコン膜、５１…第３のレジスト膜、５３…第４のレジスト膜、５４…第５のレジスト膜、５７…第３の導電膜、５８…第４の導電膜、６１…第３の配線、６２…第４の配線、６１ａ、６２ａ…ビア導電体、６５…電極パッド、６６…パシベーション膜、６７…保護絶縁膜、６８…窓、７１…導電性マスク膜、７１ａ…第１の開口、７１ｂ…第２の開口、７２…第６のレジスト膜、TRload…ロードトランジスタ、TRtransfer…トランスファトランジスタ、TRdriver…ドライバトランジスタ。
Claims (5)
- 第１の領域と第２の領域とを備えた半導体基板の上に絶縁膜を形成する工程と、
前記絶縁膜の上にマスク膜を形成する工程と、
前記マスク膜を改質することにより、前記第１の領域における前記マスク膜のエッチング特性と、前記第２の領域における前記マスク膜のエッチング特性とを異ならせる工程と、
前記マスク膜を改質する工程の後、前記第１の領域における前記マスク膜に第１の開口を形成する工程と、
前記マスク膜を改質する工程の後、前記第２の領域における前記マスク膜に第２の開口を形成する工程と、
前記マスク膜をエッチングマスクに使用して、前記第１の領域における前記マスク膜のエッチング速度が前記第２の領域における前記マスク膜のエッチング速度よりも速い条件で、前記第１の開口の側面を傾斜させて開口端の幅を広げながら前記絶縁膜をエッチングすることにより、前記第１の開口の下の前記絶縁膜に第１の溝を形成すると共に、前記第２の開口の下の前記絶縁膜に第２の溝を形成する工程と、
前記第１の溝の内面と前記第２の溝の内面とに、前記第１の溝の側面の膜厚よりも前記第２の溝の側面の膜厚が薄い第１の導電膜を形成する工程と、
前記第１の導電膜の上に前記第１の導電膜よりも抵抗率の低い第２の導電膜を形成することにより、前記第１の溝内に第１の配線を形成し、かつ、前記第２の溝内に第２の配線を形成する工程と、
を有する半導体装置の製造方法。 - 前記マスク膜を形成する工程において、該マスク膜として絶縁性マスクを形成し、
前記マスク膜を改質する工程は、
前記第１の領域を覆い、かつ、前記第２の領域が露出するレジスト膜を前記マスク膜の上に形成する工程と、
前記レジスト膜を形成した後、酸素原子を含むアニール雰囲気、紫外線、及び電子線のいずれかに前記第２の領域の前記マスクを曝すことにより、前記第２の領域の前記マスク膜を改質する工程と、
前記レジスト膜を除去する工程とを有することを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記マスク膜を形成する工程において、該マスク膜として導電性マスクを形成し、
前記マスク膜を改質する工程は、
前記第２の領域を覆い、かつ、前記第１の領域が露出するレジスト膜を前記マスク膜の上に形成する工程と、
前記レジスト膜を形成した後、酸素原子を含むアニール雰囲気、又は酸素原子を含むプラズマ雰囲気に前記第１の領域の前記マスク膜を曝すことにより、前記第１の領域の前記マスク膜を改質する工程と、
前記レジスト膜を除去する工程とを有することを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記第２の配線の長手方向の長さは、前記第１の配線の長手方向の長さよりも長いことを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
- 前記絶縁膜を形成する前に、前記第１の領域にSRAMのロードトランジスタ、トランスファトランジスタ、及びドライバトランジスタを形成する工程を更に有することを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。
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