KR20160126484A - 집적회로 장치 및 이의 제조 방법 - Google Patents

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Abstract

집적회로 장치는 제1 및 제2 핀형 활성 영역을 포함하는 기판, 상기 기판의 상기 제1 핀형 활성 영역 상에 형성되며, 상기 제1 핀형 활성 영역의 상면 및 양 측면을 덮는 제1 게이트 절연층, 상기 제1 게이트 절연층 상에 형성되며, 상기 기판의 상면에 수직한 제1 방향으로 제1 두께를 갖는 제1 게이트 전극, 및 상기 제1 게이트 전극 상에 형성되는 제2 게이트 전극을 포함하는 제1 게이트 구조물; 및 상기 기판의 상기 제2 핀형 활성 영역 상에 형성되며, 상기 제2 핀형 활성 영역의 상면 및 양 측면을 덮는 제2 게이트 절연층, 상기 제2 게이트 절연층 상에 형성되는 제3 게이트 절연층, 상기 제3 게이트 절연층 상에 형성되며, 상기 제1 방향으로 상기 제1 두께와 다른 제2 두께를 갖는 제3 게이트 전극, 및 상기 제3 게이트 전극 상에 형성되는 제4 게이트 전극을 포함하는 제2 게이트 구조물;을 포함한다.

Description

집적회로 장치 및 이의 제조 방법{Integrated circuit device and method for manufacturing the same}
본 발명의 기술적 사상은 집적회로 장치 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 핀 전계 효과 트랜지스터를 포함하는 집적회로 장치 및 이의 제조 방법에 관한 것이다.
전자 기기의 고속화를 구현하기 위하여 전자 기기에 포함되는 반도체 장치가 미세화되고 있다. 반도체 장치의 미세화를 위한 기술 중 하나로서, 기판으로부터 돌출하는 핀(fin) 상에 게이트를 형성하여, 상기 핀을 3차원 채널로서 사용하는 핀 전계 효과 트랜지스터(finFET)가 제안되었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 복수의 문턱전압을 갖는 집적회로 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는, 상기 집적회로 장치의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 집적회로 장치는, 제1 및 제2 핀형 활성 영역을 포함하는 기판, 상기 기판의 상기 제1 핀형 활성 영역 상에 형성되며, 상기 제1 핀형 활성 영역의 상면 및 양 측면을 덮는 제1 게이트 절연층, 상기 제1 게이트 절연층 상에 형성되며, 상기 기판의 상면에 수직한 제1 방향으로 제1 두께를 갖는 제1 게이트 전극, 및 상기 제1 게이트 전극 상에 형성되는 제2 게이트 전극을 포함하는 제1 게이트 구조물, 및 상기 기판의 상기 제2 핀형 활성 영역 상에 형성되며, 상기 제2 핀형 활성 영역의 상면 및 양 측면을 덮는 제2 게이트 절연층, 상기 제2 게이트 절연층 상에 형성되는 제3 게이트 절연층, 상기 제3 게이트 절연층 상에 형성되며, 상기 제1 방향으로 상기 제1 두께와 다른 제2 두께를 갖는 제3 게이트 전극, 및 상기 제3 게이트 전극 상에 형성되는 제4 게이트 전극을 포함하는 제2 게이트 구조물을 포함한다.
예시적인 실시예들에 있어서, 상기 제1 게이트 절연층과 상기 제3 게이트 절연층은 다른 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 전극의 상기 제1 두께와 상기 제3 게이트 전극의 상기 제2 두께의 차이는 0.1 내지 1 나노미터(nm)일 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 전극과 상기 제3 게이트 전극은 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 게이트 전극의 상기 제2 두께는 상기 제1 게이트 전극의 상기 제1 두께보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 서로 다른 물질을 포함하고, 상기 제1 게이트 전극은 제1 불순물이 함유된 제1 도전 물질을 포함하며, 상기 제1 불순물은 상기 제1 게이트 절연층을 구성하는 제1 성분 원소(element)를 포함하고, 상기 제3 게이트 전극은 제2 불순물이 함유된 제2 도전 물질을 포함하며, 상기 제2 불순물은 상기 제3 게이트 절연층을 구성하는 제2 성분 원소를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 구조물은 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 개재되는 제1 배리어 금속층을 더 포함하고, 상기 제2 게이트 구조물은 상기 제3 게이트 전극과 상기 제4 게이트 전극 사이에 개재되는 제2 배리어 금속층을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 게이트 전극의 상기 제2 두께는 상기 제1 게이트 전극의 상기 제1 두께보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 제1 핀형 활성 영역은 제1 문턱 전압을 갖는 제1 NMOS 트랜지스터 형성 영역이며, 상기 제2 핀형 활성 영역은 상기 제1 문턱 전압과는 다른 제2 문턱 전압을 갖는 제2 NMOS 트랜지스터 형성 영역일 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 핀형 활성 영역은 상기 기판의 상면에 평행한 제2 방향으로 연장되며, 상기 제1 및 제2 게이트 구조물은 상기 기판의 상면에 평행하고, 상기 제2 방향과 다른 제3 방향으로 연장되는 것을 특징으로 하며, 상기 제1 핀형 활성 영역 상에서 상기 제1 게이트 구조물과 이격되어 상기 제3 방향으로 연장되는 제1 더미 게이트 구조물, 및 상기 제2 핀형 활성 영역 상에서 상기 제2 게이트 구조물과 이격되어 상기 제3 방향으로 연장되는 제2 더미 게이트 구조물을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 기술적 사상에 따른 집적회로 장치는, 제1 및 제2 핀형 활성 영역을 갖는 기판, 상기 기판 상에 형성되며, 상기 제1 및 제2 핀형 활성 영역의 하측 일부분을 덮는 소자 분리막, 상기 소자 분리막 및 상기 기판 상에서, 각각 상기 제1 핀형 활성 영역 및 상기 제2 핀형 활성 영역과 교차하며 연장되는 한 쌍의 제1 스페이서 및 한 쌍의 제2 스페이서, 상기 한 쌍의 제1 스페이서 사이의 공간에서 상기 제1 핀형 활성 영역의 상면 및 양 측면을 덮는 제1 게이트 구조물, 및 상기 한 쌍의 제2 스페이서 사이의 공간에서 상기 제2 핀형 활성 영역의 상면 및 양 측면을 덮는 제2 게이트 구조물을 포함하며, 상기 제1 게이트 구조물은 상기 기판의 상면에 수직한 제1 방향을 따라 제1 두께를 갖는 제1 게이트 전극을 포함하며, 상기 제2 게이트 구조물은 상기 제1 방향을 따라 상기 제1 두께와 다른 제2 두께를 갖는 제3 게이트 전극을 포함한다.
예시적인 실시예들에 있어서, 상기 제1 게이트 구조물은, 상기 한 쌍의 제1 스페이서 사이의 공간에서, 상기 한 쌍의 제1 스페이서 의 마주보는 측면의 적어도 일부분과 상기 제1 핀형 활성 영역의 상면 및 양 측면을 균일한 두께로 덮는 제1 게이트 절연층, 상기 제1 게이트 절연층 상에서 상기 한 쌍의 제1 스페이서의 마주보는 측면의 적어도 일부분과 상기 제1 핀형 활성 영역의 상면 및 양 측면을 덮으면서 연장되는 상기 제1 게이트 전극, 상기 제1 게이트 전극 상에서 상기 한 쌍의 제1 스페이서의 마주보는 측면의 적어도 일부분과 상기 제1 핀형 활성 영역의 상면 및 양 측면을 덮으면서 연장되고, 제1 리세스 공간을 한정하는 제2 게이트 전극, 및 상기 제2 게이트 전극 상에서 상기 제1 리세스 공간을 채우며 연장되는 제1 갭필 금속층을 포함하고, 상기 제2 게이트 구조물은, 상기 한 쌍의 제2 스페이서 사이의 공간에서, 상기 한 쌍의 제2 스페이서 의 마주보는 측면의 적어도 일부분과 상기 제2 핀형 활성 영역의 상면 및 양 측면을 균일한 두께로 덮는 제2 게이트 절연층, 상기 제2 게이트 절연층 상에서 상기 한 쌍의 제2 스페이서의 마주보는 측면의 적어도 일부분과 상기 제2 핀형 활성 영역의 상면 및 양 측면을 덮으면서 연장되는 제3 게이트 절연층, 상기 제3 게이트 절연층 상에서 상기 한 쌍의 제2 스페이서의 마주보는 측면의 적어도 일부분과 상기 제2 핀형 활성 영역의 상면 및 양 측면을 덮으면서 연장되는 상기 제3 게이트 전극, 상기 제3 게이트 전극 상에서 상기 한 쌍의 제2 스페이서의 마주보는 측면의 적어도 일부분과 상기 제2 핀형 활성 영역의 상면 및 양 측면을 덮으면서 연장되고, 제2 리세스 공간을 한정하는 제4 게이트 전극, 및 상기 제4 게이트 전극 상에서 상기 제2 리세스 공간을 채우며 연장되는 제2 갭필 금속층을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 절연층과 상기 제2 게이트 절연층은 동일한 물질을 포함하며, 상기 제1 게이트 절연층과 상기 제3 게이트 절연층은 다른 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 핀형 활성 영역의 상면과 수직으로 오버랩되는 상기 제1 게이트 전극의 바닥면은 상기 제2 핀형 활성 영역의 상면과 수직으로 오버랩되는 상기 제3 게이트 전극의 바닥면보다 낮은 레벨 상에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 전극의 바닥면은 상기 제1 게이트 절연층 상면과 접촉하며, 상기 제3 게이트 전극의 바닥면은 상기 제3 게이트 절연층 상면과 접촉할 수 있다.
상기 집적회로 장치는, 상기 제1 게이트 절연막과 상기 제3 게이트 절연막이 다른 물질을 포함함에 따라, 상기 제1 게이트 절연막과 상기 제3 게이트 절연막의 상부에 각각 형성되는 상기 제1 게이트 전극과 상기 제3 게이트 전극의 성장 속도가 달라질 수 있다. 따라서, 상기 제1 게이트 전극과 상기 제3 게이트 전극은 0.1 내지 1 nm 범위를 갖는 미세한 두께 차이를 가질 수 있고, 이에 따라 상기 제1 게이트 구조물 및 상기 제2 게이트 구조물은 서로 다른 문턱전압을 갖는 핀 전계 효과 트랜지스터를 구성할 수 있다.
도 1a 내지 도 1c는 예시적인 실시예들에 따른 집적회로 장치를 도시한 도면들로서, 도 1a는 집적회로 장치의 주요 구성을 도시한 사시도이고, 도 1b는 도 1a의 1B-1B' 선 및 1D-1D' 선을 따른 단면도이며, 도 1c는 도 1a의 1C-1C' 선 및 1E-1E' 선을 따른 단면도이다.
도 2는 예시적인 실시예들에 따른 집적회로 장치를 도시한 단면도이다.
도 3은 예시적인 실시예들에 따른 집적회로 장치를 도시한 단면도이다.
도 4는 예시적인 실시예들에 따른 집적회로 장치를 도시한 단면도이다.
도 5는 예시적인 실시예들에 따른 집적회로 장치를 도시한 단면도이다.
도 6은 예시적인 실시예들에 따른 집적회로 장치를 도시한 단면도이다.
도 7a 내지 도 7o는 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8a 내지 도 8c는 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 9는 예시적인 실시예들에 따른 디스플레이 구동 집적회로(display driver IC: DDI) 및 DDI를 구비하는 디스플레이 장치의 개략적인 블록 다이어그램이다.
도 10은 예시적인 실시예들에 따른 CMOS 인버터의 회로도이다.
도 11은 예시적인 실시예들에 따른 CMOS SRAM 소자의 회로도이다.
도 12는 예시적인 실시예들에 따른 CMOS NAND 회로의 회로도이다.
도 13은 예시적인 실시예들에 따른 전자 시스템을 도시한 블록 다이어그램이다.
도 14는 예시적인 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "～사이에"와 "직접 ～사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다.
도 1a 내지 도 1c는 예시적인 실시예들에 따른 집적회로 장치(100)를 도시한 도면들로서, 도 1a는 집적회로 장치의 주요 구성을 도시한 사시도이고, 도 1b는 도 1a의 1B-1B' 선 및 1D-1D' 선을 따른 단면도이며, 도 1c는 도 1a의 1C-1C' 선 및 1E-1E' 선을 따른 단면도이다.
도 1a 내지 도 1c를 참조하면, 집적회로 장치(100)는 제1 영역(I)과 제2 영역(II)이 정의된 기판(110)을 포함할 수 있다. 예시적인 실시예들에 있어서, 기판(110)은 실리콘, 저머늄, 실리콘 저머늄, 실리콘 카바이드(silicon carbide), 갈륨 비소(gallium arsenide), 인듐 비소(indium arsenide), 및 인듐 포스파이드(indium phosphide)와 같은 반도체 물질을 포함하는 반도체 기판일 수 있다. 다른 실시예들에 있어서, 기판(110)은 SOI(silicon on insulator) 구조를 가질 수 있다. 예를 들면, 기판(110)은 BOX 층(buried oxide layer)을 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
기판(110)의 제1 영역(I) 및 제2 영역(II)은 각각 서로 다른 문턱전압(threshold voltage)을 갖는 트랜지스터 형성 영역일 수 있다. 예시적인 실시예들에 있어서, 제1 영역(I)은 제1 문턱전압을 갖는 제1 NMOS 트랜지스터 형성 영역일 수 있고, 제2 영역(II)은 제2 문턱전압을 갖는 제2 NMOS 트랜지스터 형성 영역일 수 있다. 다른 실시예들에 있어서, 제1 영역(I)은 제1 문턱전압을 갖는 제1 PMOS 트랜지스터 형성 영역일 수 있고, 제2 영역(II)은 제2 문턱전압을 갖는 제2 PMOS 트랜지스터 형성 영역일 수 있다. 그러나, 제1 영역(I) 및 제2 영역(II)이 이에 한정되는 것은 아니며, 제1 영역(I)이 제1 문턱전압을 갖는 제1 NMOS 트랜지스터 형성 영역이고, 제2 영역(II)이 제2 문턱전압을 갖는 제1 PMOS 트랜지스터 형성 영역일 수도 있다.
기판(110)의 제1 영역(I) 및 제2 영역(II)에는 각각 제1 핀형 활성 영역(FA1) 및 제2 핀형 활성 영역(FA2)이 형성될 수 있다. 제1 및 제2 핀형 활성 영역(FA1, FA2)은 기판(110)으로부터 기판(110)의 주면에 수직한 Z 방향으로 돌출될 수 있고, 기판(110)의 주면에 평행한 X 방향으로 연장할 수 있다. 제1 및 제2 핀형 활성 영역(FA1, FA2)의 양 측벽에는 각각 제1 트렌치(ST1) 및 제2 트렌치(ST2)가 형성될 수 있다. 제1 및 제2 트렌치(ST1, ST2)는 X 방향으로 연장할 수 있다.
제1 및 제2 트렌치(ST1, ST2) 내에는 제1 및 제2 핀형 활성영역(FA1, FA2)의 하측 일부분을 덮는 소자 분리막(120)이 형성될 수 있다. 소자 분리막(120)의 상면은 제1 및 제2 핀형 활성영역(FA1, FA2)의 상면보다 낮은 레벨 상에 위치할 수 있다. 이에 따라, 제1 및 제2 핀형 활성영역(FA1, FA2)의 상면과 양 측면들이 소자 분리막(120)에 의해 커버되지 않을 수 있다. 소자 분리막(120)은 FCVD(flowable chemical vapor deposition) 공정 또는 스핀 코팅(spin coating) 공정에 의해 형성된 산화막을 포함할 수 있다. 예를 들어, 소자 분리막(120)은 FSG(fluoride silicate glass), USG(undoped silicate glass), BPSG(boro-phospho-silicate glass), PSG(phospho-silicate glass), FOX(flowable oxide), PE-TEOS(plasma enhanced tetra-ethyl-ortho-silicate), 또는 TOSZ(tonen silazene)을 포함할 수 있으나, 소자 분리막(120)의 물질이 이들에 한정되는 것은 아니다.
선택적으로, 제1 및 제2 핀형 활성영역(FA1, FA2)과 소자 분리막(120) 사이에는 절연 라이너(122)가 더 형성될 수 있다. 예시적인 실시예들에 있어서, 절연 라이너(122)는 제1 및 제2 트렌치들(ST1, ST2)의 측벽들 및 바닥부들 상에 콘포말하게 형성될 수 있다. 예를 들어, 절연 라이너(122)는 약 10 내지 100 Å의 두께를 가질 수 있으나, 절연 라이너(122)의 두께가 이에 한정되는 것은 아니다. 예시적인 실시예들에 있어서, 절연 라이너(122)는 제1 및 제2 트렌치들(ST1, ST2)에 의해 노출된 제1 및 제2 핀형 활성영역(FA1, FA2)의 표면을 산화시키는 공정에 의해 형성된 산화막을 포함할 수 있고, 상기 산화 공정은 예를 들어 ISSG (in-situ steam generation) 공정, 열 산화 공정, UV 산화 공정, 또는 O2 플라즈마 산화 공정일 수 있다.
기판(110)에는 제1 및 제2 핀형 활성 영역(FA1, FA2) 상면으로부터 소정의 깊이를 갖는 딥 트렌치(도시되지 않음)가 더 형성될 수 있고, 상기 딥 트렌치를 채우는 필드 절연층(도시되지 않음)이 더 형성될 수 있다.
제1 핀형 활성 영역(FA1) 및 소자 분리막(120) 상에는 제1 핀형 활성 영역(FA1)의 양 측면들 및 상면을 덮는 제1 게이트 구조물(GL1)이 형성될 수 있다. 제1 게이트 구조물(GL1)은 제1 핀형 활성 영역(FA1)의 연장 방향과 교차하는 방향(예를 들어, Y 방향)으로 연장할 수 있다. 또한, 제1 게이트 구조물(GL1)의 양 측면에는 한 쌍의 제1 스페이서(182)가 형성될 수 있다. 한 쌍의 제1 스페이서(182)는 제1 핀형 활성 영역(FA1) 및 소자 분리막(120) 상에서 제1 핀형 활성 영역(FA1)의 연장 방향과 교차하는 방향(예를 들어, Y 방향)으로 연장할 수 있다.
제1 게이트 구조물(GL1)은 제1 핀형 활성 영역(FA1) 및 소자 분리막(120) 상에 순차적으로 적층된 제1 게이트 절연층(132), 제1 게이트 전극(152), 제2 게이트 전극(162) 및 제1 갭필 금속층(172)을 포함할 수 있다.
제1 게이트 절연층(132)은 한 쌍의 제1 스페이서(182) 사이의 공간에서, 한 쌍의 제1 스페이서(182)의 마주보는 측면의 적어도 일부분과 제1 핀형 활성 영역(FA1)의 상면 및 양 측면을 균일한 두께로 덮을 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 절연층(132)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 제1 게이트 절연층(132)은 약 7 내지 25의 유전 상수를 가질 수 있다. 예시적인 실시예들에 있어서, 상기 고유전막은 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 알루미늄(Al), 마그네슘(Mg), 칼슘(Ca), 스트론튬(St), 스칸듐(Sc), 이트륨(Y), 란탄(La) 및 란탄계열(Lanthanoid) 원소의 산화물, 산질화물, 실리케이트, 및 실리콘 산질화물 중에서 선택되는 하나 이상의 물질로 이루어질 수 있다. 예를 들어, 상기 고유전막은 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 하프늄 실리콘 산화물 (hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물 (lanthanum aluminum oxide), 지르코늄 산화물 (zirconium oxide), 지르코늄 실리콘 산화물 (zirconium silicon oxide), 탄탈륨 산화물 (tantalum oxide), 티타늄 산화물 (titanium oxi de), 바륨 스트론튬 티타늄 산화물 (barium strontium titanium oxide), 바륨 티타늄 산화물 (barium titanium oxide), 스트론튬 티타늄 산화물 (strontium titanium oxide), 이트륨 산화물 (yttrium oxide), 알루미늄 산화물 (aluminum oxide), 마그네슘 산화물(magnesium oxide), 칼슘 산화물(calcium oxide), 납 스칸듐 탄탈륨 산화물 (lead scandium tantalum oxide), 및 납 아연 니오브산염 (lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 고유전막을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다. 예시적인 실시예들에 있어서, 제1 게이트 절연층(132)은 ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다.
제1 게이트 전극(152)은 한 쌍의 제1 스페이서(182) 사이의 공간에서, 한 쌍의 제1 스페이서(182)의 마주보는 측면의 적어도 일부분과 제1 핀형 활성 영역(FA1)의 상면 및 양 측면을 균일한 두께로 덮을 수 있다. 제1 게이트 전극(152)의 바닥면은 제1 게이트 절연층(132)의 상면과 접촉할 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(152)은 티타늄(Ti), 탄탈륨(Ta)을 단독으로 또는 혼합하여 사용한 금속 질화물, 금속 카바이드, 금속 실리사이드, 금속 실리콘 질화물, 금속 실리콘 카바이드 등을 포함할 수 있다. 제1 게이트 전극(152)은 ALD, MOALD(metal organic ALD), 또는 MOCVD(metal organic CVD) 공정에 의해 형성될 수 있다.
제1 게이트 전극(152)은 기판(110)의 상면에 수직한 Z 방향을 따라 제1 두께(T1)를 가질 수 있다. 예를 들어, 제1 게이트 전극(152)의 제1 두께(T1)는 약 2 내지 약 50 nm일 수 있다. 그러나, 제1 게이트 전극(152)의 제1 두께(T1)가 이에 한정되는 것은 아니다.
제2 게이트 전극(162)은 제1 게이트 전극(152) 상에서, 한 쌍의 제1 스페이서(182)의 마주보는 측면의 적어도 일부분과 제1 핀형 활성 영역(FA1)의 상면 및 양 측면을 덮으면서 연장될 수 있다. 제2 게이트 전극(162)은 한 쌍의 제1 스페이서(182) 사이에서 제1 리세스 공간(RC1)을 한정할 수 있다.
예시적인 실시예들에 있어서, 제2 게이트 전극(162)은 일함수 조절용 금속 함유층일 수 있다. 예를 들어, 제2 게이트 전극(162)은 Ti, Ta, W, Ru, Nb, Mo, Al, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다.
제1 갭필 금속층(172)은 제2 게이트 전극(162) 상에서 제1 리세스 공간(RC1)을 채우며 Y 방향을 따라 연장할 수 있다. 예를 들어, 제1 갭필 금속층(172)은 텅스텐(W) 막으로 이루어질 수 있다. 제1 갭필 금속층(172)은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 제1 갭필 금속층(172)은 제2 게이트 전극(162) 상면에서의 단차부에 의해 형성되는 제1 리세스 공간(RC1)을 보이드(void) 없이 매립할 수 있다.
제2 핀형 활성 영역(FA2) 및 소자 분리막(120) 상에는 제2 핀형 활성 영역(FA2)의 양 측면들 및 상면을 덮는 제2 게이트 구조물(GL2)이 형성될 수 있다. 제2 게이트 구조물(GL2)은 제2 핀형 활성 영역(FA2)의 연장 방향과 교차하는 방향(예를 들어, Y 방향)으로 연장할 수 있다. 또한, 제2 게이트 구조물(GL2)의 양 측면에는 한 쌍의 제2 스페이서(184)가 형성될 수 있고, 한 쌍의 제2 스페이서(184)는 Y 방향으로 연장할 수 있다.
제2 게이트 구조물(GL2)은 제2 핀형 활성 영역(FA2) 및 소자 분리막(120) 상에 순차적으로 적층된 제2 게이트 절연층(134), 제3 게이트 절연층(144), 제3 게이트 전극(154), 제4 게이트 전극(164) 및 제2 갭필 금속층(174)을 포함할 수 있다.
제2 게이트 절연층(134)은 한 쌍의 제2 스페이서(184) 사이의 공간에서, 한 쌍의 제2 스페이서(184)의 마주보는 측면의 적어도 일부분과 제2 핀형 활성 영역(FA2)의 상면 및 양 측면을 균일한 두께로 덮을 수 있다. 제2 게이트 절연층(134)은 제1 게이트 절연층(132)과 실질적으로 동일한 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 게이트 절연층(134)은 제1 게이트 절연층(132)과 동일한 공정에서 형성될 수 있고, 이에 따라 제1 게이트 절연층(132)과 동일한 물질을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제3 게이트 절연층(144)은 제2 게이트 절연층(134) 상에서, 한 쌍의 제2 스페이서(184)의 마주보는 측면의 적어도 일부분과 제2 핀형 활성 영역(FA2)의 상면 및 양 측면을 균일한 두께로 덮을 수 있다. 제3 게이트 절연층(144)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 제3 게이트 절연층(144)은 약 7 내지 25의 유전 상수를 가질 수 있다. 예시적인 실시예들에 있어서, 상기 고유전막은 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 알루미늄(Al), 마그네슘(Mg), 칼슘(Ca), 스트론튬(St), 스칸듐(Sc), 이트륨(Y), 란탄(La) 및 란탄계열(Lanthanoid) 원소의 산화물, 산질화물, 실리케이트, 및 실리콘 산질화물 중에서 선택되는 하나 이상의 물질로 이루어질 수 있다.
예시적인 실시예들에 있어서, 제3 게이트 절연층(144)은 제1 게이트 절연층(132) 또는 제2 게이트 절연층(134)에 포함되는 물질과는 다른 물질을 포함할 수 있다. 여기서, 다른 물질이라 함은 제1 내지 제3 게이트 절연층(132, 134, 144)에 포함된 성분 원소의 종류가 다름을 의미하거나, 성분 원소의 종류가 같더라도 성분 원소의 함유량이 다름을 의미할 수 있다. 예를 들어, 제1 게이트 절연층(132) 또는 제2 게이트 절연층(134)이 하프늄 실리콘 산화물을 포함하고, 제3 게이트 절연층(144)은 지르코늄 실리콘 산화물을 포함할 수 있다. 이와는 달리, 제1 및 제2 게이트 절연층(132, 134)이 하프늄 실리콘 산화물을 포함하고, 제3 게이트 절연층(144)은 하프늄 실리콘 산질화물을 포함할 수 있다. 또한, 제 내지 제3 게이트 절연층(132, 134, 144)이 모두 하프늄 실리콘 산화물을 포함하나, 각각의 조성이 다를 수도 있다.
제3 게이트 전극(154)은 제3 게이트 절연층(144) 상에서, 한 쌍의 제2 스페이서(184)의 마주보는 측면의 적어도 일부분과 제2 핀형 활성 영역(FA2)의 상면 및 양 측면을 균일한 두께로 덮을 수 있다. 제3 게이트 전극(154)의 바닥면은 제3 게이트 절연층(144)의 상면과 접촉할 수 있다.
예시적인 실시예들에 있어서, 제3 게이트 전극(154)은 Ti, Ta을 단독으로 또는 혼합하여 사용한 금속 질화물, 금속 카바이드, 금속 실리사이드, 금속 실리콘 질화물, 금속 실리콘 카바이드 등을 포함할 수 있다. 제3 게이트 전극(154)은 ALD, MOALD, 또는 MOCVD 공정에 의해 형성될 수 있다. 예를 들어, 제3 게이트 전극(154)은 제1 게이트 전극(152)과 동일한 물질을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제3 게이트 전극(154)은 기판(110)의 상면에 수직한 Z 방향을 따라 제2 두께(T2)를 가질 수 있다. 예를 들어, 제3 게이트 전극(154)의 제2 두께(T2)는 약 2 내지 약 50 nm일 수 있다. 그러나, 제3 게이트 전극(154)의 제2 두께(T2)가 이에 한정되는 것은 아니다.
제3 게이트 전극(154)은 기판(110)의 상면에 수직한 Z 방향을 따라 제2 두께(T2)를 가질 수 있고, 제2 두께(T2)는 제1 게이트 전극(152)의 제1 두께(T1)보다 작을 수 있다. 예시적인 실시예들에 있어서, 제2 두께(T2)는 제1 두께(T1)보다 약 0.1 내지 약 1 나노미터(nm) 작을 수 있다. 또한, 제3 게이트 전극(154)의 저면 레벨(LV2)은 제1 게이트 전극(152)의 저면 레벨(LV1)보다 높을 수 있다.
예시적인 실시예들에 있어서, 제1 및 제3 게이트 전극(152, 154)의 형성을 위한 공정에서 제1 및 제3 게이트 전극(152, 154)의 성장 속도(또는 증착 속도)를 조절함에 의해 두께 차이를 갖는 제1 및 제3 게이트 전극(152, 154)가 형성될 수 있다. 구체적으로, 제1 및 제3 게이트 전극(152, 156)이 각각 제1 및 제3 게이트 절연층(132, 144) 상에 형성되며 제3 게이트 절연층(144)에 포함된 물질이 제1 게이트 절연층(132)에 포함된 물질과 다르기 때문에, 제1 게이트 전극(152)의 성장 속도와 제3 게이트 전극(154)의 성장 속도는 달라질 수 있다. 예를 들어, 제1 게이트 전극(152)과 제3 게이트 전극(154)은 약 1 nm 이하의 미세한 두께 차이를 가질 수 있다.
제4 게이트 전극(164)은 제3 게이트 전극(154) 상에서, 한 쌍의 제2 스페이서(184)의 마주보는 측면의 적어도 일부분과 제2 핀형 활성 영역(FA2)의 상면 및 양 측면을 덮으면서 연장될 수 있다. 제4 게이트 전극(164)은 한 쌍의 제2 스페이서(184) 사이에서 제2 리세스 공간(RC2)을 한정할 수 있다.
예시적인 실시예들에 있어서, 제4 게이트 전극(164)은 일함수 조절용 금속 함유층일 수 있다. 예를 들어, 제4 게이트 전극(164)은 Ti, Ta, W, Ru, Nb, Mo, Al, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 제4 게이트 전극(164)은 제2 게이트 전극(162)과 동일한 물질을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제2 갭필 금속층(174)은 제4 게이트 전극(164) 상에서 제2 리세스 공간(RC2)을 채우며 Y 방향을 따라 연장할 수 있다. 제2 갭필 금속층(174)은 제1 갭필 금속층(172)과 동일한 물질을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
선택적으로, 제1 게이트 구조물(GL1) 및 제1 핀형 활성 영역(FA1) 사이와 제2 게이트 구조물(GL2) 및 제2 핀형 활성 영역(FA2) 사이에는 계면층(124)이 더 형성될 수 있다. 예시적인 실시예들에 있어서, 계면층(124)은 제1 및 제2 핀형 활성 영역(FA1, FA2)의 측벽들 및 상면 상에 콘포말하게 형성될 수 있다. 예를 들어, 계면층(124)는 약 10 내지 100 Å의 두께를 가질 수 있으나, 계면층(124)의 두께가 이에 한정되는 것은 아니다. 예시적인 실시예들에 있어서, 계면층(124)는 제1 및 제2 핀형 활성영역(FA1, FA2)의 표면을 산화시키는 공정에 의해 형성된 산화막을 포함할 수 있고, 상기 산화 공정은 예를 들어 ISSG (in-situ steam generation) 공정, 열 산화 공정, UV 산화 공정, 또는 O2 플라즈마 산화 공정일 수 있다.
도시되지는 않았지만, 제1 및 제2 게이트 구조물(GL1, GL2) 양측에 위치하는 제1 및 제2 핀형 활성 영역(FA1, FA2)의 상측 부분에 소스/드레인 영역들(도시되지 않음)이 형성될 수 있다. 예를 들어, 상기 소스/드레인 영역들은 제1 및 제2 핀형 활성 영역(FA1, FA2)으로부터 에피택셜 성장된 반도체층을 포함할 수 있다. 상기 소스/드레인 영역들은 에피택셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조, 에피택셜 성장된 Si 층, 또는 에피택셜 성장된 SiC 층으로 이루어질 수 있다.
도 1a 내지 도 1c를 참조하여 설명한 집적회로 장치(100)는, 서로 다른 적층 구조를 갖는 제1 게이트 구조물(GL1) 및 제2 게이트 구조물(GL2)을 포함한다. 구체적으로, 제1 및 제3 게이트 전극(152, 156)이 각각 제1 및 제3 게이트 절연층(132, 144) 상에 형성되며 제3 게이트 절연층(144)에 포함된 물질이 제1 게이트 절연층(132)에 포함된 물질과 다르기 때문에, 제1 게이트 전극(152)의 성장 속도와 제3 게이트 전극(154)의 성장 속도는 달라질 수 있다. 제1 게이트 전극(152)과 제3 게이트 전극(154)은 약 1 nm 이하의 미세한 두께 차이를 가질 수 있고, 이에 따라 제2 게이트 전극(162)에 의하여 제1 핀형 활성 영역(FA1)에 작용하는 유효 일함수(effective work function)가 제4 게이트 전극(164)에 의하여 제2 핀형 활성 영역(FA2)에 작용하는 유효 일함수와 미세하게 다를 수 있다. 따라서, 제1 및 제2 게이트 구조물(GL1, GL2)은 서로 다른 문턱전압을 갖는 핀 전계 효과 트랜지스터를 구성할 수 있다.
도 2는 예시적인 실시예들에 따른 집적회로 장치(100A)를 도시한 단면도이다. 도 2는 도 1a의 1B-1B' 선 및 1D-1D' 선을 따른 단면에 대응하는 단면도이다. 도 2에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.
도 2를 참조하면, 제1 게이트 구조물(GL1A)은 제1 게이트 절연층(132A) 상에 형성된 제1 게이트 전극(152A)을 포함하고, 제1 게이트 전극(152A)은 수직 방향(Z 방향)으로 제1 두께(T1A)를 가질 수 있다. 제2 게이트 구조물(GL2A)은 제3 게이트 절연층(144A) 상에 형성된 제3 게이트 전극(154A)을 포함하며, 제3 게이트 전극(154A)은 수직 방향(Z 방향)으로 제1 두께(T1A)보다 작은 제2 두께(T2A)를 가질 수 있다.
제1 게이트 전극(152A)과 제3 게이트 전극(154A)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 게이트 전극(152A)은 제1 불순물이 포함된 제1 도전 물질을 포함할 수 있다. 상기 제1 불순물은 제1 게이트 절연층(132A) 내에 포함된 성분 원소를 포함할 수 있고, 상기 제1 불순물은 제1 게이트 절연층(132A)으로부터 제1 게이트 전극(152A) 내부로 확산되어 제1 게이트 전극(152A) 내에 소정의 농도로 포함될 수 있다. 제3 게이트 전극(154A)은 제2 불순물이 포함된 제2 도전 물질을 포함할 수 있다. 상기 제2 불순물은 제3 게이트 절연층(144A) 내에 포함된 성분 원소를 포함할 수 있고, 상기 제2 불순물은 제3 게이트 절연층(144A)으로부터 제3 게이트 전극(154A) 내부로 확산되어 제3 게이트 전극(154A) 내에 소정의 농도로 포함될 수 있다.
한편, 제1 게이트 전극(152A)과 제3 게이트 전극(154A) 내부로 상기 제1 불순물 및 상기 제2 불순물이 확산하는 과정에서, 제1 게이트 전극(152A)과 제3 게이트 전극(154A) 내에 포함된 성분 원소들이 제1 게이트 절연층(132A) 및 제3 게이트 절연층(144A) 내부로 또한 확산할 수 있다. 따라서, 제1 게이트 절연층(132A)은 제1 게이트 전극(152A)에 포함된 금속 원소를 소량 함유하는 고유전막일 수 있고, 제3 게이트 절연층(144A)은 제3 게이트 전극(154A)에 포함된 금속 원소를 소량 함유하는 고유전막일 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(152A)과 제3 게이트 전극(154A)은 서로 다른 식각율(etch rate)을 가질 수 있다. 예를 들어, 제3 게이트 절연층(144A)에 대한 식각 선택비가 높은 에천트를 사용할 때, 제1 게이트 전극(152A)은 제1 식각율을 가지며 제3 게이트 전극(154A)은 상기 제1 식각율보다 큰 제2 식각율을 가질 수 있다.
도 2를 참조하여 설명한 집적회로 장치(100A)는, 서로 다른 두께의 제1 및 제3 게이트 전극(152A, 154A)을 포함한다. 제1 및 제3 게이트 전극(152A, 154A)의 형성 공정에서, 추가적인 어닐링(annealing) 공정이 수행됨에 의해 제1 게이트 절연층(132A)에 포함되었던 제1 불순물이 제1 게이트 전극(152A) 내부로 확산하며, 제3 게이트 절연층(144A)에 포함되었던 제2 불순물이 제3 게이트 전극(154A) 내부로 확산할 수 있다. 따라서, 제1 게이트 전극(152A)의 성장 속도와 제3 게이트 전극(154A)의 성장 속도 차이뿐만 아니라, 제1 게이트 전극(152A)의 식각율과 제3 게이트 전극(154A)의 식각율 차이가 발생할 수 있다. 제1 및 제3 게이트 전극(152A, 154A)의 형성 과정에서의 선택적인 식각 공정에 의해 제1 게이트 전극(152A)과 제3 게이트 전극(154A)은 약 1 nm 이하의 미세한 두께 차이를 가질 수 있다. 이에 따라, 제1 및 제2 게이트 구조물(GL1A, GL2A)은 서로 다른 문턱전압을 갖는 핀 전계 효과 트랜지스터를 구성할 수 있다.
도 3은 예시적인 실시예들에 따른 집적회로 장치(100B)를 도시한 단면도이다. 도 3은 도 1a의 1B-1B' 선 및 1D-1D' 선을 따른 단면에 대응하는 단면도이다. 도 3에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3을 참조하면, 제1 게이트 구조물(GL1B)은 제1 게이트 전극(152) 및 제2 게이트 전극(162) 사이에 개재된 제1 배리어층(192)을 더 포함하고, 제2 게이트 구조물(GL2B)은 제3 게이트 전극(154) 및 제4 게이트 전극(164) 사이에 개재된 제2 배리어층(194)을 더 포함할 수 있다.
제1 및 제2 배리어층(192, 194)은 티타늄, 탄탈륨을 단독으로 또는 혼합하여 사용한 금속 질화물, 금속 카바이드, 금속 실리사이드, 금속 실리콘 질화물, 금속 실리콘 카바이드 등을 포함할 수 있다. 제1 및 제2 배리어층(192, 194)은 ALD, MOALD, 또는 MOCVD 공정에 의해 형성될 수 있다. 제1 및 제2 배리어층(192, 194)은 동일한 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 4는 예시적인 실시예들에 따른 집적회로 장치(100C)를 도시한 단면도이다. 도 4는 도 1a의 1B-1B' 선 및 1D-1D' 선을 따른 단면에 대응하는 단면도이다. 도 4에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4를 참조하면, 제1 게이트 구조물(GL1C)은 제1 게이트 절연층(132) 상에 형성된 제1 게이트 전극(152C)을 포함하고, 제1 게이트 전극(152C)은 수직 방향(Z 방향)으로 제1 두께(T1C)를 가질 수 있다. 제2 게이트 구조물(GL2C)은 제3 게이트 절연층(144) 상에 형성된 제3 게이트 전극(154C)을 포함하며, 제3 게이트 전극(154C)은 수직 방향(Z 방향)으로 제1 두께(T1C)보다 큰 제2 두께(T2C)를 가질 수 있다. 예를 들어, 제1 두께(T1C) 및 제2 두께(T2C)는 2 내지 50 nm일 수 있다. 또한, 제2 두께(T2C)는 제1 두께(T1C)보다 약 0.1 내지 1 nm 더 클 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 제1 게이트 절연층(132)과 제3 게이트 절연층(144)이 서로 다른 물질을 포함할 수 있다. 제1 및 제3 게이트 전극(152C, 154C)의 형성을 위한 공정에서, 제3 게이트 절연층(144) 상부에서의 제3 게이트 전극(154C)의 성장 속도가 제1 게이트 절연층(132) 상부에서의 제1 게이트 전극(152C) 성장 속도보다 클 수 있다. 제1 및 제3 게이트 전극(152C, 154C)은 1 nm 이하의 미세한 두께 차이를 가질 수 있고, 따라서 제1 및 제2 게이트 구조물(GL1C, GL2C)은 서로 다른 문턱전압을 갖는 핀 전계 효과 트랜지스터를 구성할 수 있다.
도 5는 예시적인 실시예들에 따른 집적회로 장치(100D)를 도시한 단면도이다. 도 5는 도 1a의 1B-1B' 선 및 1D-1D' 선을 따른 단면에 대응하는 단면도이다. 도 5에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5를 참조하면, 제1 게이트 구조물(GL1D)은 제1 게이트 절연층(132D) 상에 형성된 제1 게이트 전극(152D)을 포함하고, 제1 게이트 전극(152D)은 수직 방향(Z 방향)으로 제1 두께(T1D)를 가질 수 있다. 제2 게이트 구조물(GL2D)은 제3 게이트 절연층(144D) 상에 형성된 제3 게이트 전극(154D)을 포함하며, 제3 게이트 전극(154D)은 수직 방향(Z 방향)으로 제1 두께(T1D)보다 큰 제2 두께(T2D)를 가질 수 있다.
제1 게이트 전극(152D)과 제3 게이트 전극(154D)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 게이트 전극(152D)은 제1 불순물이 포함된 제1 도전 물질을 포함할 수 있다. 상기 제1 불순물은 제1 게이트 절연층(132D) 내에 포함된 성분 원소를 포함할 수 있고, 상기 제1 불순물은 제1 게이트 절연층(132D)으로부터 제1 게이트 전극(152D) 내부로 확산되어 제1 게이트 전극(152D) 내에 소정의 농도로 포함될 수 있다. 제3 게이트 전극(154D)은 제2 불순물이 포함된 제2 도전 물질을 포함할 수 있다. 상기 제2 불순물은 제3 게이트 절연층(144D) 내에 포함된 성분 원소를 포함할 수 있고, 상기 제2 불순물은 제4 게이트 절연층(144D)으로부터 제3 게이트 전극(154D) 내부로 확산되어 제3 게이트 전극(154D) 내에 소정의 농도로 포함될 수 있다.
한편, 제1 및 제3 게이트 전극(152D, 154D)으로 상기 제1 및 제2 불순물이 확산하는 과정에서, 제1 및 제3 게이트 전극(152D, 154D) 내에 포함된 성분 원소들이 제1 및 제3 게이트 절연층(132D, 144D) 내부로 또한 확산할 수 있다. 따라서, 제1 게이트 절연층(132D)은 제1 게이트 전극(152D)에 포함된 금속 원소를 소량 함유하는 고유전막일 수 있고, 제3 게이트 절연층(144D)은 제3 게이트 전극(154D)에 포함된 금속 원소를 소량 함유하는 고유전막일 수 있다.
예시적인 실시예들에 있어서, 제1 및 제3 게이트 전극(152D, 154D)은 서로 다른 식각율을 가질 수 있다. 예를 들어, 제1 게이트 절연층(132D)에 대한 식각 선택비가 높은 에천트를 사용할 때, 제1 게이트 전극(152D)은 제1 식각율을 가지며 제3 게이트 전극(154D)은 상기 제1 식각율보다 작은 제2 식각율을 가질 수 있다.
도 5를 참조하여 설명한 집적회로 장치(100D)는, 서로 다른 두께의 제1 및 제3 게이트 전극(152D, 154D)를 포함한다. 제1 및 제3 게이트 전극(152D, 154D)의 형성 공정에서, 추가적인 어닐링 공정 및 추가적인 식각 공정에 의해 제1 게이트 전극(152D)과 제3 게이트 전극(154D)은 약 1 nm 이하의 미세한 두께 차이를 가질 수 있다. 이에 따라, 제1 및 제2 게이트 구조물(GL1D, GL2D)은 서로 다른 문턱전압을 갖는 핀 전계 효과 트랜지스터를 구성할 수 있다.
도 6은 예시적인 실시예들에 따른 집적회로 장치(100E)를 도시한 단면도이다. 도 6에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6을 참조하면, 제1 핀형 활성 영역(FA1) 및 소자 분리막(120) 상에서 제1 게이트 구조물(GL1) 및 제1 더미 게이트 구조물(GL1_X)이 서로 이격되어 제1 핀형 활성 영역(FA1)의 연장 방향과 교차하는 방향(예를 들어, Y 방향)으로 연장될 수 있다. 제1 핀형 활성 영역(FA1)은 X 방향으로 연장하는 장변과 Y 방향으로 연장하는 단변을 가지며, 제1 핀형 활성 영역(FA1) 상측 일부분이 소자 분리막(120)에 의해 커버되지 않을 수 있다. 제1 더미 게이트 구조물(GL1_X)은 소자 분리막(120)에 의해 커버되지 않은 제1 핀형 활성 영역(FA1)의 상기 장변의 측벽 및 상기 단변의 측벽을 덮도록 배치될 수 있다.
제1 더미 게이트 구조물(GL1_X)은 제1 핀형 활성 영역(FA1) 및 소자 분리막(120) 상에 순차적으로 적층된 제1 게이트 절연층(132_X), 제1 게이트 전극(152_X), 제2 게이트 전극(162_X) 및 제1 갭필 금속층(172_X)을 포함할 수 있다.
제2 핀형 활성 영역(FA2) 및 소자 분리막(120) 상에서 제2 게이트 구조물(GL2) 및 제2 더미 게이트 구조물(GL2_X)이 서로 이격되어 제2 핀형 활성 영역(FA2)의 연장 방향과 교차하는 방향(예를 들어, Y 방향)으로 연장될 수 있다. 제2 핀형 활성 영역(FA2)은 X 방향으로 연장하는 장변과 Y 방향으로 연장하는 단변을 가지며, 제2 핀형 활성 영역(FA2) 상측 일부분이 소자 분리막(120)에 의해 커버되지 않을 수 있다. 제2 더미 게이트 구조물(GL2_X)은 소자 분리막(120)에 의해 커버되지 않은 제2 핀형 활성 영역(FA2)의 상기 장변의 측벽 및 상기 단변의 측벽을 덮도록 배치될 수 있다.
제2 더미 게이트 구조물(GL2_X)은 제2 핀형 활성 영역(FA2) 및 소자 분리막(120) 상에 순차적으로 적층된 제2 게이트 절연층(134_X), 제3 게이트 절연층(144_X), 제3 게이트 전극(154_X), 제4 게이트 전극(164_X) 및 제2 갭필 금속층(174_X)을 포함할 수 있다.
도 7a 내지 도 7o는 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 7a 내지 도 7o를 참조하여, 도 1a 내지 도 1c에 예시한 집적회로 장치(100)의 예시적인 제조 방법을 설명한다. 도 7a 내지 도 7f는 도 1a의 1C-1C' 선 단면 및 1E-1E' 선에 대응하는 부분들의 단면도이고, 도 7g 내지 도 7o는 도 1a의 1B-1B' 선 단면 및 1D-1D' 선 단면에 대응하는 부분들의 단면도이다. 도 7a 내지 도 7o에 있어서, 도 1a 내지 도 1c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 7a를 참조하면, 제1 영역(I) 및 제2 영역(II)이 정의된 기판(110) 상에 패드 산화막 패턴(212) 및 마스크 패턴(214)을 형성할 수 있다. 패드 산화막 패턴(212) 및 마스크 패턴(214)은 기판(110) 상에서 일 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다.
예시적인 실시예들에 있어서, 패드 산화막 패턴(212)은 기판(110)의 표면을 열산화시켜 얻어진 산화막으로 이루어질 수 있다. 마스크 패턴(214)은 실리콘 질화막, 실리콘 산화질화막, SOG (spin on glass) 막, SOH (spin on hardmask) 막, 포토레지스트막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 7b를 참조하면, 마스크 패턴(214)을 식각 마스크로 이용하여 기판(110)의 일부 영역을 식각하여 기판(110)의 제1 영역(I)에 제1 트렌치(ST1)를 형성하고, 기판(110)의 제2 영역(II)에 제2 트렌치(ST2)를 형성할 수 있다. 제1 및 제2 트렌치(ST1, ST2)가 형성됨에 따라, 기판(110)으로부터 수직 방향(예를 들어 Z 방향)을 따라 상부로 돌출되고 일 방향(X)으로 연장하는 제1 핀형 활성 영역(FA1) 및 제2 핀형 활성 영역(FA2)이 얻어질 수 있다.
도 7c를 참조하면, 제1 및 제2 핀형 활성 영역(FA1, FA2)의 노출 표면을 산화시키는 공정을 수행하여 제1 및 제2 핀형 활성 영역(FA1, FA2)의 상기 노출 표면을 덮는 절연 라이너(122)를 형성할 수 있다. 예를 들어, 절연 라이너(122)는 ISSG 공정, 열 산화 공정, UV 산화 공정, 또는 O2 플라즈마 산화 공정을 사용하여 형성될 수 있다.
도 7d를 참조하면, 제1 및 제2 트렌치(ST1, ST2)를 채우는 소자 분리막(120)을 형성할 수 있다. 예시적인 실시예들에 있어서, 소자 분리막(120)은 FSG, USG, BPSG, PSG, FOX, PE-TEOS, 또는 TOSZ을 사용하여 FCVD 공정 또는 스핀 코팅 공정에 의해 형성될 수 있다.
선택적으로, 소자 분리막(120)이 형성된 기판(110)에 어닐링(annealing) 공정을 수행할 수도 있다.
도시되지는 않았으나, 제1 및 제2 핀형 활성 영역(FA1, FA2) 일부, 제1 영역(I) 및 제2 영역(II) 주위를 감싸는 소자 분리막(120) 부분을 제거하여 딥 트렌치(도시되지 않음)을 형성하고, 코팅 공정 또는 증착 공정에 의해 상기 딥 트렌치를 채우는 절연층(도시되지 않음)을 형성한 후, 마스크 패턴(214)이 노출될 때까지 상기 절연층 상면을 평탄화하여 상기 딥 트렌치를 채우는 필드 절연층(도시되지 않음)을 형성할 수 있다. 상기 필드 절연층은 기판(110) 상면으로부터 소자 분리막(120)보다 깊은 두께로 형성될 수 있고, 상기 필드 절연층은 제1 영역(I) 및 제2 영역(II)을 둘러싸는 연결 영역일 수 있다.
도 7e를 참조하면, 제1 및 제2 핀형 활성 영역(FA1, FA2)의 상부(U1, U2)를 노출시키도록 마스크 패턴(도 7d의 214), 패드 산화막 패턴(도 7d의 212), 소자 분리막(120) 상측 일부를 제거할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 핀형 활성 영역(FA1, FA2)의 상기 노출된 상부에 문턱 전압 조절용 불순물 이온 주입 공정이 수행될 수 있다. 예를 들어, 제1 및 제2 핀형 활성 영역(FA1, FA2)의 상기 노출된 상부에 보론(B) 이온을 주입할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 7f를 참조하면, 제1 및 제2 핀형 활성 영역(FA1, FA2)의 상부(U1, U2)에서 제1 및 제2 핀형 활성 영역(FA1, FA2)의 상면 및 측벽들이 노출되도록 소자 분리막(120) 상에 에치백 공정을 수행하여, 소자 분리막(120) 상측 일부를 제거할 수 있다.
도 7g를 참조하면, 제1 및 제2 핀형 활성 영역(FA1, FA2) 및 소자 분리막(120) 상에 각각 제1 및 제2 핀형 활성 영역(FA1, FA2)의 연장 방향(X 방향)과 교차하는 방향으로 연장하는 제1 및 제2 희생 게이트(222, 224)를 형성할 수 있다.
제1 및 제2 희생 게이트(222, 224)를 형성하기 위한 예시적인 공정에서, 제1 및 제2 핀형 활성 영역(FA1, FA2) 및 소자 분리막(120)이 형성된 기판(110) 상에 도전층(도시되지 않음)을 형성한 후, 상기 도전층을 패터닝하여 제1 및 제2 희생 게이트(222, 224)을 형성할 수 있다. 상기 패터닝 공정에서 DPT(Double Patterning Technology), QPT(Quadruple Patterning Technology)와 같은 미세 패턴 형성 공정이 수행될 수도 있다. 예시적인 실시예들에 있어서, 제1 및 제2 희생 게이트(222, 224)는 폴리실리콘을 사용하여 형성될 수 있으나, 이에 한정되지는 않는다.
이후, 제1 및 제2 희생 게이트(222, 224)가 형성된 기판(110) 상에 균일한 두께로 절연층(도시되지 않음)을 형성한 후, 제1 및 제2 핀형 활성 영역(FA1, FA2) 상면이 노출될 때까지 상기 절연층에 에치백 공정을 수행하여 각각 제1 및 제2 희생 게이트(222, 224) 양 측면을 덮는 제1 및 제2 스페이서(182, 184)를 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 스페이서(182, 184)는 실리콘 질화물을 사용하여 형성될 수 있으나, 이에 한정되지는 않는다.
도 7h를 참조하면, 제1 및 제2 스페이서(182, 184)가 형성된 기판(110) 상에, 인접하는 제1 및 제2 희생 게이트(222, 224) 사이의 공간을 채우는 절연층(도시되지 않음)을 형성한 후, 제1 및 제2 희생 게이트(222, 224) 상면이 노출될 때까지 상기 절연층 상부에 CMP(Chemical Mechanical Polishing) 공정 등과 같은 평탄화 공정을 수행하여 층간 절연막(insulating interlayer)(196)을 형성할 수 있다.
이후, 제1 및 제2 희생 게이트(222, 224)를 제거하여, 한 쌍의 제1 및 제2 스페이서(182, 184) 사이에 각각 제1 및 제2 핀형 활성 영역(FA1, FA2) 및 소자 분리막(120) 표면 일부분이 노출되는 제1 및 제2 리세스 공간(RC1, RC2)이 형성될 수 있다.
이후, 제1 및 제2 핀형 활성 영역(FA1, FA2)의 노출 표면을 산화시키는 공정을 수행하여 제1 및 제2 핀형 활성 영역(FA1, FA2)의 상기 노출 표면을 덮는 계면층(124)을 형성할 수 있다. 예를 들어, 계면층(124)은 ISSG 공정, 열 산화 공정, UV 산화 공정, 또는 O2 플라즈마 산화 공정을 사용하여 형성될 수 있다.
도 7i를 참조하면, 제1 및 제2 스페이서(182, 184) 및 계면층(124)이 형성된 기판(110) 상에 제1 예비 게이트 절연층(130) 및 제2 예비 게이트 절연층(140)을 순차적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 예비 게이트 절연층(130)은 제1 및 제2 리세스 공간(RC1, RC2) 내에서, 제1 및 제2 핀형 활성 영역(FA1, FA2)의 상면 및 측면들 상에 균일한 두께로 형성될 수 있다. 또한, 제1 예비 게이트 절연층(130)은 제1 및 제2 리세스 공간(RC1, RC2) 내에서, 한 쌍의 제1 스페이서(182) 및 한 쌍의 제2 스페이서(184)의 대면하는 양 측면들 상에도 균일한 두께로 형성될 수 있다. 제2 예비 게이트 절연층(140)은 제1 및 제2 리세스 공간(RC1, RC2) 내에서, 제1 예비 게이트 절연층(130) 상에 균일한 두께로 형성될 수 있다.
제1 및 제2 예비 게이트 절연층(130, 140)은 실리콘 산화막, 고유전막, 또는 이들의 조합을 사용하여 형성될 수 있다. 예를 들면, 제1 및 제2 예비 게이트 절연층(130, 140)은 약 7 내지 25의 유전 상수를 가질 수 있다. 예시적인 실시예들에 있어서, 상기 고유전막은 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 알루미늄(Al), 마그네슘(Mg), 칼슘(Ca), 스트론튬(St), 스칸듐(Sc), 이트륨(Y), 란탄(La) 및 란탄계열(Lanthanoid) 원소의 산화물, 산질화물, 실리케이트, 및 실리콘 산질화물 중에서 선택되는 하나 이상의 물질로 이루어질 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 예비 게이트 절연층(130, 140)은 서로 다른 물질을 포함할 수 있다.
도 7j를 참조하면, 제2 예비 게이트 절연층(140)가 형성된 기판(110)의 제2 영역(II) 상에 마스크층(230)을 형성할 수 있다.
도 7j 및 도 7k를 함께 참조하면, 마스크층(230)을 식각 마스크로 사용하여 제1 영역(I) 상의 제2 예비 게이트 절연층(140) 부분을 제거함으로써 제1 영역(I) 상의 제1 예비 게이트 절연층(130)이 노출될 수 있다.
예시적인 실시예들에 있어서, 제2 예비 게이트 절연층(140)의 제거를 위한 상기 공정은 습식 식각 공정 또는 건식 식각 공정일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제2 예비 게이트 절연층(140)에 대하여 식각 선택비를 갖는 에천트(etchant)를 사용한 습식 또는 건식 식각 공정을 수행하여 제1 영역(I) 상의 제2 예비 게이트 절연층(140) 부분을 제거할 수 있다. 이와는 달리, 제2 예비 게이트 절연층(140)에 대한 반응 선택비를 갖는 반응성 이온 식각 공정을 수행하여 제1 영역(I) 상의 제2 예비 게이트 절연층(140) 부분을 제거할 수도 있다.
제2 영역(II) 상의 제2 예비 게이트 절연층(140_2)은 그 상부의 마스크층(230)에 의해 상기 식각 공정에서 제거되거나 손상되지 않을 수 있다.
이후, 마스크층(230)을 제거할 수 있다.
도 7l을 참조하면, 제1 영역(I) 및 제2 영역(II)에 각각 제1 예비 게이트 절연층(130) 및 제2 예비 게이트 절연층(140_2)이 노출된 기판(110) 상에 제1 예비 게이트 전극층(150)을 형성할 수 있다.
제1 예비 게이트 전극층(150)은 티타늄, 탄탈륨을 단독으로 또는 혼합하여 사용한 금속 질화물, 금속 카바이드, 금속 실리사이드, 금속 실리콘 질화물, 금속 실리콘 카바이드 등을 사용하여 ALD, MOALD, 또는 MOCVD 공정에 의해 형성될 수 있다.
제1 예비 게이트 전극층(150)을 형성하기 위한 예시적 공정에서, 복수 회의 시퀀스를 포함하는 MOALD 공정이 수행될 수 있다. 예를 들어, 상기 MOALD 공정에서, 제1 예비 게이트 전극층(150)의 제1 성분 원소를 포함하는 제1 전구체(precursor)가 제1 및 제2 예비 게이트 절연층(130, 140_2) 표면 상에 화합적 흡착되도록(chemisorbed), 제1 및 제2 예비 게이트 절연층(130, 140_2)이 노출된 기판(110) 상에 제1 예비 게이트 전극층(150)의 제1 성분 원소를 포함하는 제1 전구체를 공급하는 제1 공급 단계, 미반응된 상기 제1 전구체를 제거하는 제1 퍼지 단계, 제1 예비 게이트 전극층(150)의 제2 성분 원소를 포함하는 제2 전구체가 제1 및 제2 예비 게이트 절연층(130, 140_2) 표면 상에 화합적 흡착되도록 제1 및 제2 예비 게이트 절연층(130, 140_2)이 노출된 기판(110) 상에 제1 예비 게이트 전극층(150)의 제2 성분 원소를 포함하는 상기 제2 전구체를 공급하는 제2 공급 단계, 및 미반응된 상기 제2 전구체를 제거하는 제2 퍼지 단계를 포함하는 시퀀스를 복수 회 반복할 수 있다. 선택적으로, 상기 시퀀스는 상기 제2 공급 단계 또는 상기 제2 퍼지 단계 이후의 어닐링 단계를 더 포함할 수 있다. 상기 제2 공급 단계 및/또는 상기 어닐링 단계에서 제1 및 제2 예비 게이트 절연층(130, 140_2) 표면 상에 화학적 흡착된 상기 제1 전구체 및 상기 제2 전구체가 결합하여 제1 예비 게이트 전극층(150)을 형성할 수 있다. 예를 들어, 제1 예비 게이트 전극층(150)이 티타늄 질화물(TiN)을 포함할 때, 상기 제1 전구체는 사염화티타늄(TiCl4)일 수 있고, 상기 제2 전구체는 암모니아(NH3)일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 제1 및 제2 예비 게이트 절연층(130, 140_2)은 서로 다른 물질을 포함할 수 있다. 따라서, 상기 제1 공급 단계에서 노출되는 제1 및 제2 예비 게이트 절연층(130, 140_2) 표면의 차이에 의해, 제1 영역(I) 상의 제1 예비 게이트 절연층(130) 상에 화학적 흡착되는 상기 제1 전구체의 제1 양이 제2 영역(II) 상의 제2 예비 게이트 절연층(140_2) 상에 화학적 흡착되는 상기 제1 전구체의 제2 양과 달라질 수 있다. 또한, 제2 공급 단계에서 제1 및 제2 예비 게이트 절연층(130, 140_2) 표면의 차이 및/또는 상기 표면에 화학적 흡착된 상기 제1 전구체의 양 차이(예를 들어, 상기 제1 및 제2 양의 차이)에 의해, 제1 영역(I) 상의 제1 예비 게이트 절연층(130) 상에 화학적 흡착되는 상기 제2 전구체의 제3 양이 제2 영역(II) 상의 제2 예비 게이트 절연층(140_2) 상에 화학적 흡착되는 상기 제2 전구체의 제4 양과 달라질 수 있다. 따라서, 제1 영역(I)의 제1 예비 게이트 절연층(130) 상에 형성되는 제1 예비 게이트 전극층(150)의 제1 두께(T1)는 제2 영역(II)의 제2 예비 게이트 절연층(140_2) 상에 형성되는 제1 예비 게이트 전극층(150)의 제2 두께(T2)와 달라질 수 있다. 예를 들어, 제1 영역(I)의 제1 예비 게이트 전극층(150)의 제1 두께(T1)는 제2 영역(II)의 제1 예비 게이트 전극층(150)의 제2 두께(T2)보다 약 0.1 내지 1 nm 더 클 수 있다.
도 7m을 참조하면, 제1 예비 게이트 전극층(150)이 형성된 기판(110) 상에 제2 예비 게이트 전극층(160)이 형성될 수 있다. 제2 예비 게이트 전극층(160)은 Ti, Ta, W, Ru, Nb, Mo, Al, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 사용하여 ALD, MOALD 또는 MOCVD 공정에 의해 형성될 수 있다.
한편, 도 7m에 도시된 것과 달리, 제2 예비 게이트 전극층(160)을 형성하기 전에 배리어 금속층(도 3의 192, 194 참조)을 형성하는 경우 도 3을 참조로 설명한 집적회로 장치(100B)가 형성될 수 있다.
도 7n을 참조하면, 제2 예비 게이트 전극층(160)이 형성된 기판(110) 상에 예비 갭필 금속층(170)이 형성될 수 있다. 예비 갭필 금속층(170)은 제2 예비 게이트 전극층(160) 상에서 제1 및 제2 리세스 공간(RC1, RC2)을 채울 수 있다.
도 7o를 참조하면, 예비 갭필 금속층(170)이 형성된 기판(110) 상부에 평탄화 공정을 수행하여 층간 절연막(196)을 노출시킬 수 있다. 상기 평탄화 공정에서, 층간 절연막(196) 상부에 위치하는 예비 제1 게이트 절연층(도 7n의 130) 부분이 제거되고, 제1 리세스 공간(RC1) 내에 위치하는 제1 게이트 절연층(132) 및 제2 리세스 공간(RC2) 내에 위치하는 제2 게이트 절연층(134)이 형성될 수 있다. 또한, 상기 평탄화 공정에서, 층간 절연막(196) 상부에 위치하는 예비 제2 게이트 절연층(도 7n의 140_2) 부분이 제거되고, 제2 리세스 공간(RC2) 내에 위치하는 제3 게이트 절연층(144)이 형성될 수 있다. 상기 평탄화 공정에서, 층간 절연막(196) 상부에 위치하는 예비 제1 게이트 전극층(도 7n의 150) 부분이 제거되고, 제1 리세스 공간(RC1) 내에 위치하는 제1 게이트 전극(152) 및 제2 리세스 공간(RC2) 내에 위치하는 제3 게이트 전극(154)이 형성될 수 있다. 상기 평탄화 공정에서, 층간 절연막(196) 상부에 위치하는 예비 제2 게이트 전극층(도 7n의 160) 부분이 제거되고, 제1 리세스 공간(RC1) 내에 위치하는 제2 게이트 전극(162) 및 제2 리세스 공간(RC2) 내에 위치하는 제4 게이트 전극(164)이 형성될 수 있다. 상기 평탄화 공정에서, 층간 절연막(196) 상부에 위치하는 예비 갭필 금속층(도 7n의 170) 부분이 제거되고, 제1 리세스 공간(RC1) 내에 위치하는 제1 갭필 금속층(172) 및 제2 리세스 공간(RC2) 내에 위치하는 제2 갭필 금속층(174)이 형성될 수 있다. 이에 따라 제1 영역(I)과 제2 영역(II)의 제1 및 제2 리세스 공간(RC1, RC2) 내에 각각 제1 및 제2 게이트 구조물(GL1, GL2)이 형성될 수 있다.
전술한 공정에 의해 도 1a 내지 도 1c에 예시한 집적회로 장치(100)가 완성될 수 있다.
도 7a 내지 도 7o를 참조하여 설명한 집적회로 장치(100)의 제조 방법에서, 제1 및 제2 예비 게이트 절연층(130, 140_2) 물질 차이에 의해 제1 영역(I) 및 제2 영역(II) 상의 제1 예비 게이트 전극층(150) 부분들의 성장 속도가 달라질 수 있다. 따라서, 제1 영역(I) 및 제2 영역(II)에서의 제1 예비 게이트 전극층(150)의 두께가 미세하게 달라질 수 있다. 만약, 패터닝 공정에 의해 제1 영역(I) 및 제2 영역(II)에서의 제1 예비 게이트 전극층(150) 부분들의 두께를 다르게 형성하는 경우에, 상기 패터닝 공정에서 제1 예비 게이트 전극층(150)이 손상될 수 있고, 상기 패터닝 공정 마진을 확보하기 위하여 제1 예비 게이트 전극층(150) 두께 차이는 예를 들어 수 나노미터의 상대적으로 큰 값을 가질 수 있다. 그러나, 도 7a 내지 도 7o를 참조하여 설명한 상기 제조 방법에 따르면, 예비 게이트 전극층(150) 부분들은 약 1 nm 이하의 미세한 두께 차이를 가질 수 있고, 따라서 제1 및 제2 게이트 구조물(GL1, GL2)은 서로 다른 문턱전압을 갖는 핀 전계 효과 트랜지스터를 구성할 수 있다.
도 8a 내지 도 8c는 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 8a 내지 도 8c를 참조하여, 도 2에 예시한 집적회로 장치(100A)의 예시적인 제조 방법을 설명한다. 도 8a 내지 도 8c는 도 1a의 1B-1B' 선 단면의 일부 및 1D-1D' 선 단면의 일부에 대응하는 부분들의 단면도이다. 도 8a 내지 도 8c에 있어서, 도 1a 내지 도 7o에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
우선 도 7a 내지 도 7l을 참조로 설명한 공정들을 수행할 수 있다.
도 8a을 참조하면, 제1 예비 게이트 전극층(150)이 형성된 기판(110) 상에 어닐링 단계(S10)를 수행할 수 있다. 어닐링 단계(S10)는 제1 예비 게이트 전극층(150)의 두께 조절을 위한 전처리(pre-treatment) 단계일 수 있다. 예시적인 실시예들에 있어서, 어닐링 단계(S10)에서 기판(110)에 플라즈마 처리 공정 또는 열처리 공정이 수행될 수 있다.
도 8a와 도 8b를 함께 참조하면, 어닐링 단계(S10)에서 제1 영역(I) 상의 제1 예비 게이트 전극층(150)과 하부의 제1 예비 게이트 절연층(130) 사이에서 성분 원소들의 상호 확산(inter-diffusion) 또는 혼합(mixing)이 발생할 수 있다. 예를 들어, 제1 예비 게이트 전극층(150)에 포함된 성분 원소가 제1 예비 게이트 절연층(130) 내부로 확산될 수 있고, 제1 예비 게이트 절연층(130)에 포함된 성분 원소가 제1 예비 게이트 전극층(150)으로 확산될 수 있다. 또한, 어닐링 단계(S10)에서 제2 영역(II) 상의 제1 예비 게이트 전극층(150)과 하부의 제2 예비 게이트 절연층(140_2) 사이에서 성분 원소들의 상호 확산 또는 혼합이 발생할 수 있다. 예를 들어, 제1 예비 게이트 전극층(150)에 포함된 성분 원소가 제2 예비 게이트 절연층(140_2) 내부로 확산될 수 있고, 제2 예비 게이트 절연층(140_2)에 포함된 성분 원소가 제1 예비 게이트 전극층(150)으로 확산될 수 있다.
도 8b에 예시적으로 도시된 것과 같이, 어닐링 단계(S10) 이후에 제1 영역(I) 상의 제1 예비 게이트 절연층(130_1) 부분은 어닐링 단계(S10) 이전의 제1 영역(I) 상의 제1 예비 게이트 절연층(도 8a의 130) 부분과는 다른 물질 조성을 가질 수 있다. 또한, 어닐링 단계(S10) 이후에 제2 영역(II) 상의 제2 예비 게이트 절연층(140_2) 부분은 제1 예비 게이트 절연층(130_1)과는 다른 물질 조성을 가질 수 있다. 어닐링 단계(S10) 이후에 제1 영역(I) 상의 제1 예비 게이트 전극층(150A) 부분은 어닐링 단계(S10) 이전의 제1 영역(I) 상의 제1 예비 게이트 전극층(도 8a의 150) 부분과는 다른 물질 조성을 가질 수 있고, 어닐링 단계(S10) 이후에 제2 영역(II) 상의 제1 예비 게이트 전극층(150B) 부분은 어닐링 단계(S10) 이전의 제2 영역(II) 상의 제1 예비 게이트 전극층(도 8a의 150) 부분과는 다른 물질 조성을 가질 수 있다.
이후, 제1 예비 게이트 전극층(150A, 150B)이 형성된 기판(110) 상부에 식각 공정을 수행할 수 있다. 상기 식각 공정은 습식 식각 공정 또는 건식 식각 공정일 수 있다. 예를 들어, 상기 식각 공정은 제2 예비 게이트 절연층(140_2)에 포함된 성분 원소에 대한 식각 선택비를 갖는 에천트를 사용한 습식 식각 공정일 수 있다. 또한, 상기 식각 공정은 제2 예비 게이트 절연층(140_2)에 포함된 성분 원소에 대한 반응 선택비를 갖는 반응성 이온 식각 공정일 수도 있다.
제2 영역(II) 상의 제1 예비 게이트 전극층(150B)은 제2 예비 게이트 절연층(140_2)에 포함된 성분 원소를 소정의 함량으로 포함할 수 있고, 상기 식각 공정에서 제2 영역(II) 상의 제1 예비 게이트 전극층(150B)의 식각율이 상대적으로 높을 수 있다. 제1 영역(I) 상의 제1 예비 게이트 전극층(150A)은 제1 예비 게이트 절연층(130_1)에 포함된 성분 원소를 소정의 함량으로 포함할 수 있고, 상기 식각 공정에서 제1 영역(I) 상의 제1 예비 게이트 전극층(150A)의 식각율이 상대적으로 낮을 수 있다. 따라서, 상기 식각 공정 이후에 제1 영역(I) 상의 제1 예비 게이트 전극층(150A)은 제1 두께(T1A)를 가질 수 있고, 제2 영역(II) 상의 제1 예비 게이트 전극층(150B)은 제1 두께(T1A)보다 작은 제2 두께(T2A)를 가질 수 있다.
이후, 도 7m 내지 도 7o를 참조로 설명한 공정들과 유사한 공정들을 수행하여, 도 8c에 도시된 집적회로 장치(100A)를 형성할 수 있다.
도 8a 내지 도 8c를 참조하여 설명한 집적회로 장치(100A)의 제조 방법에서, 추가적인 어닐링 단계(S10) 및 상기 식각 단계가 수행됨에 따라 제1 영역(I) 및 제2 영역(II)의 제1 예비 게이트 전극층(150A, 150B) 부분들은 성장 속도 차이뿐만 아니라 식각율 차이를 가질 수 있다. 따라서, 제1 예비 게이트 전극층(150A, 150B) 부분들은 약 1 nm 이하의 미세한 두께 차이를 가질 수 있고, 따라서 제1 및 제2 게이트 구조물(GL1A, GL2A)은 서로 다른 문턱전압을 갖는 핀 전계 효과 트랜지스터를 구성할 수 있다.
도 9는 예시적인 실시예들에 따른 디스플레이 구동 집적회로(display driver IC: DDI)(1000) 및 DDI(1000)를 구비하는 디스플레이 장치(1020)의 개략적인 블록 다이어그램이다.
도 9를 참조하면, DDI(1000)는 제어부(controller)(1002), 파워 공급 회로부(power supply circuit)(1004), 드라이버 블록(driver block)(1006), 및 메모리 블록(memory block)(1008)을 포함할 수 있다. 제어부(1002)는 중앙 처리 장치(main processing unit: MPU)(1022)로부터 인가되는 명령을 수신하여 디코딩하고, 상기 명령에 따른 동작을 구현하기 위해 DDI(1000)의 각 블록들을 제어한다. 파워 공급 회로부(1004)는 제어부(1002)의 제어에 응답하여 구동 전압을 생성한다. 드라이버 블록(1006)은 제어부(1002)의 제어에 응답하여 파워 공급 회로부(1004)에서 생성된 구동 전압을 이용하여 디스플레이 패널(1024)를 구동한다. 디스플레이 패널(1024)은 액정 디스플레이 패널(liquid crystal display pannel), 플라즈마 디스플레이 패널, 또는 OLED(organic light emitting diodes) 디스플레이 패널일 수 있다. 메모리 블록(1008)은 제어부(1002)로 입력되는 명령 또는 제어부(1002)로부터 출력되는 제어 신호들을 일시적으로 저장하거나, 필요한 데이터들을 저장하는 블록으로서, RAM, ROM 등의 메모리를 포함할 수 있다. 파워 공급 회로부(1004) 및 드라이버 블록(1006) 중 적어도 하나는 도 1a 내지 도 8c를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 장치들(100, 100A, 100B, 100C, 100D, 100E), 또는 이들로부터 변형 및 변경된 집적회로 장치들 중 적어도 하나의 집적회로 장치들을 포함한다.
도 10은 예시적인 실시예들에 따른 CMOS 인버터(1100)의 회로도이다.
도 10을 참조하면, CMOS 인버터(1100)는 CMOS 트랜지스터(1110)를 포함한다. CMOS 트랜지스터(1110)는 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(1120) 및 NMOS 트랜지스터(1130)로 이루어진다. CMOS 트랜지스터(1110)는 도 1a 내지 도 8c를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 장치들(100, 100A, 100B, 100C, 100D, 100E), 또는 이들로부터 변형 및 변경된 집적회로 장치들 중 적어도 하나의 집적회로 장치들을 포함한다.
도 11은 예시적인 실시예들에 따른 CMOS SRAM 소자(1200)의 회로도이다.
도 11을 참조하면, CMOS SRAM 소자(1200)는 한 쌍의 구동 트랜지스터(1210)를 포함한다. 한 쌍의 구동 트랜지스터(1210)는 각각 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(1220) 및 NMOS 트랜지스터(1230)로 이루어진다. CMOS SRAM 소자(1200)는 한 쌍의 전송 트랜지스터(1240)를 더 포함한다. 구동 트랜지스터(1210)를 구성하는 PMOS 트랜지스터(1220) 및 NMOS 트랜지스터(1230)의 공통 노드에 전송 트랜지스터(1240)의 소스가 교차 연결된다. PMOS 트랜지스터(1220)의 소스에는 전원 단자(Vdd)가 연결되어 있으며, NMOS 트랜지스터(1230)의 소스에는 접지 단자가 연결된다. 한 쌍의 전송 트랜지스터(1240)의 게이트에는 워드 라인(WL)이 연결되고, 한 쌍의 전송 트랜지스터(1240) 각각의 드레인에는 비트 라인(BL) 및 반전된 비트 라인이 각각 연결된다.
CMOS SRAM 소자(1200)의 구동 트랜지스터(1210) 및 전송 트랜지스터(1240) 중 적어도 하나는 도 1a 내지 도 8c를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 장치들(100, 100A, 100B, 100C, 100D, 100E), 또는 이들로부터 변형 및 변경된 집적회로 장치들 중 적어도 하나의 집적회로 장치들을 포함한다.
도 12는 예시적인 실시예들에 따른 CMOS NAND 회로(1300)의 회로도이다.
도 12를 참조하면, CMOS NAND 회로(1300)는 서로 다른 입력 신호가 전달되는 한 쌍의 CMOS 트랜지스터를 포함한다. CMOS NAND 회로(1300)는 도 1a 내지 도 8c를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 장치들(100, 100A, 100B, 100C, 100D, 100E), 또는 이들로부터 변형 및 변경된 집적회로 장치들 중 적어도 하나의 집적회로 장치들을 포함한다.
도 13은 예시적인 실시예들에 따른 전자 시스템(1400)을 도시한 블록 다이어그램이다.
도 13을 참조하면, 전자 시스템(1400)은 메모리(1410) 및 메모리 콘트롤러(1420)를 포함한다. 메모리 콘트롤러(1420)는 호스트(1430)의 요청에 응답하여 메모리(1410)로부터의 데이타 독출 및/또는 메모리(1410)로의 데이타 기입을 위하여 메모리(1410)를 제어한다. 메모리(1410) 및 메모리 콘트롤러(1420) 중 적어도 하나는 도 1a 내지 도 8c를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 장치들(100, 100A, 100B, 100C, 100D, 100E), 또는 이들로부터 변형 및 변경된 집적회로 장치들 중 적어도 하나의 집적회로 장치들을 포함한다.
도 14는 예시적인 실시예들에 따른 전자 시스템(1500)의 블록 다이어그램이다.
전자 시스템(1500)은 콘트롤러(1510), 입출력 장치(I/O)(1520), 메모리(1530), 및 인터페이스(1540)를 포함하며, 이들은 각각 버스(1550)를 통해 상호 연결되어 있다.
콘트롤러(1510)는 마이크로프로세서(microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 입출력 장치(1520)는 키패드(keypad), 키보드(keyboard), 또는 디스플레이(display) 중 적어도 하나를 포함할 수 있다. 메모리(1530)는 콘트롤러(1510)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 메모리(1530)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다.
전자 시스템(1500)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 전자 시스템(1500)에서 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 인터페이스(1540)는 무선 인터페이스로 구성될 수 있다. 인터페이스(1540)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예에서, 전자 시스템(1500)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM(global system for mobile communications), NADC(north American digital cellular), E-TDMA(extended-time division multiple access), 및/또는 WCDMA(wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 전자 시스템(1500)은 도 1a 내지 도 8c를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 장치들(100, 100A, 100B, 100C, 100D, 100E), 또는 이들로부터 변형 및 변경된 집적회로 장치들 중 적어도 하나의 집적회로 장치들을 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판 120: 소자 분리막
GL1, GL2: 제1 및 제2 게이트 구조물
132: 제1 게이트 절연층 134: 제2 게이트 절연층
144: 제3 게이트 절연층 152: 제1 게이트 전극
154: 제3 게이트 전극 162: 제2 게이트 전극
164: 제4 게이트 전극 172: 제1 갭필 금속층
174: 제2 갭필 금속층 182, 184: 제1 및 제2 스페이서
196: 층간 절연막

Claims (10)

  1. 제1 및 제2 핀형 활성 영역을 포함하는 기판;
    상기 기판의 상기 제1 핀형 활성 영역 상에 형성되며,
    상기 제1 핀형 활성 영역의 상면 및 양 측면을 덮는 제1 게이트 절연층,
    상기 제1 게이트 절연층 상에 형성되며, 상기 기판의 상면에 수직한 제1 방향으로 제1 두께를 갖는 제1 게이트 전극, 및
    상기 제1 게이트 전극 상에 형성되는 제2 게이트 전극을 포함하는 제1 게이트 구조물; 및
    상기 기판의 상기 제2 핀형 활성 영역 상에 형성되며,
    상기 제2 핀형 활성 영역의 상면 및 양 측면을 덮는 제2 게이트 절연층,
    상기 제2 게이트 절연층 상에 형성되는 제3 게이트 절연층,
    상기 제3 게이트 절연층 상에 형성되며, 상기 제1 방향으로 상기 제1 두께와 다른 제2 두께를 갖는 제3 게이트 전극, 및
    상기 제3 게이트 전극 상에 형성되는 제4 게이트 전극을 포함하는 제2 게이트 구조물;을 포함하는 집적회로 장치.
  2. 제1항에 있어서,
    상기 제1 게이트 절연층과 상기 제3 게이트 절연층은 다른 물질을 포함하는 것을 특징으로 하는 집적회로 장치.
  3. 제1항에 있어서,
    상기 제1 게이트 전극의 상기 제1 두께와 상기 제3 게이트 전극의 상기 제2 두께의 차이는 0.1 내지 1 나노미터(nm)인 것을 특징으로 하는 집적회로 장치.
  4. 제1항에 있어서,
    상기 제1 게이트 전극과 상기 제3 게이트 전극은 동일한 물질을 포함하는 것을 특징으로 하는 집적회로 장치.
  5. 제1항에 있어서,
    상기 제3 게이트 전극의 상기 제2 두께는 상기 제1 게이트 전극의 상기 제1 두께보다 작은 것을 특징으로 하는 집적회로 장치.
  6. 제1항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극은 서로 다른 물질을 포함하고,
    상기 제1 게이트 전극은 제1 불순물이 함유된 제1 도전 물질을 포함하며, 상기 제1 불순물은 상기 제1 게이트 절연층을 구성하는 제1 성분 원소(element)를 포함하고,
    상기 제3 게이트 전극은 제2 불순물이 함유된 제2 도전 물질을 포함하며, 상기 제2 불순물은 상기 제3 게이트 절연층을 구성하는 제2 성분 원소를 포함하는 것을 특징으로 하는 집적회로 장치.
  7. 제1항에 있어서,
    상기 제1 게이트 구조물은 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 개재되는 제1 배리어 금속층을 더 포함하고,
    상기 제2 게이트 구조물은 상기 제3 게이트 전극과 상기 제4 게이트 전극 사이에 개재되는 제2 배리어 금속층을 더 포함하는 것을 특징으로 하는 집적회로 장치.
  8. 제1항에 있어서,
    상기 제3 게이트 전극의 상기 제2 두께는 상기 제1 게이트 전극의 상기 제1 두께보다 큰 것을 특징으로 하는 집적회로 장치.
  9. 제1항에 있어서,
    상기 제1 핀형 활성 영역은 제1 문턱 전압을 갖는 제1 NMOS 트랜지스터 형성 영역이며, 상기 제2 핀형 활성 영역은 상기 제1 문턱 전압과는 다른 제2 문턱 전압을 갖는 제2 NMOS 트랜지스터 형성 영역인 것을 특징으로 하는 집적회로 장치.
  10. 제1항에 있어서,
    상기 제1 및 제2 핀형 활성 영역은 상기 기판의 상면에 평행한 제2 방향으로 연장되며, 상기 제1 및 제2 게이트 구조물은 상기 기판의 상면에 평행하고, 상기 제2 방향과 다른 제3 방향으로 연장되는 것을 특징으로 하며,
    상기 제1 핀형 활성 영역 상에서 상기 제1 게이트 구조물과 이격되어 상기 제3 방향으로 연장되는 제1 더미 게이트 구조물; 및
    상기 제2 핀형 활성 영역 상에서 상기 제2 게이트 구조물과 이격되어 상기 제3 방향으로 연장되는 제2 더미 게이트 구조물을 더 포함하는 집적회로 장치.
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