JPS63207180A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63207180A JPS63207180A JP4098587A JP4098587A JPS63207180A JP S63207180 A JPS63207180 A JP S63207180A JP 4098587 A JP4098587 A JP 4098587A JP 4098587 A JP4098587 A JP 4098587A JP S63207180 A JPS63207180 A JP S63207180A
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- polysilicon
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の配線構造に関し、特にポリシ
リコン配線と半導体基板とのコンタクト構造に関するも
のである。
リコン配線と半導体基板とのコンタクト構造に関するも
のである。
〔従来の技術］
第４図は、従来の半導体装置を示す断面図であって、特
に第１ポリシリコン膜と半導体基板内に設けられた半導
体領域とのコンタクトを第２ポリシリコン膜によって同
時に行う半導体装置の断面図である。同図において、１
は第１導電型の半導体基板、２は半導体基板１の表面に
形成されたフィールド酸化膜、３はゲートとなる薄膜の
ゲート酸化膜、４はゲート電掻として用いられる第１ポ
リシリコン膜、５は第１ポリシリコン膜４と半導体基板
１内に設けられた第１導電型の半導体領域６とのコンタ
クトを同時にとるための第２ポリシリコン膜である。７
は第１ポリシリコン膜４と第２ポリシリコン膜５の相互
間を絶縁する絶縁膜である。
に第１ポリシリコン膜と半導体基板内に設けられた半導
体領域とのコンタクトを第２ポリシリコン膜によって同
時に行う半導体装置の断面図である。同図において、１
は第１導電型の半導体基板、２は半導体基板１の表面に
形成されたフィールド酸化膜、３はゲートとなる薄膜の
ゲート酸化膜、４はゲート電掻として用いられる第１ポ
リシリコン膜、５は第１ポリシリコン膜４と半導体基板
１内に設けられた第１導電型の半導体領域６とのコンタ
クトを同時にとるための第２ポリシリコン膜である。７
は第１ポリシリコン膜４と第２ポリシリコン膜５の相互
間を絶縁する絶縁膜である。
次に、この様に構成された半導体装置の製造方法を説明
する。先ず、半導体基板４の表面にフィールド酸化膜２
を形成した後、薄膜のゲート酸化膜３を形成する。その
後、連続してフィールド酸化膜２とゲート酸化膜３の上
に第１ポリシリコン膜４を形成し、次に写真食刻法によ
ってゲート電極および配線を形成する。この場合、第１
ポリシリコン膜４を食刻して作られるゲート電極は、前
記フィールド酸化膜２から延在して、前記ゲート酸化膜
３を食刻して作られるゲート電極上で終端するように形
成する。次に、イオン注入法等により、半導体基板１の
第１ポリシリコン膜４に覆われていない部分に、この半
導体基板１の導電性とは異なる半導体領域６を形成する
。
する。先ず、半導体基板４の表面にフィールド酸化膜２
を形成した後、薄膜のゲート酸化膜３を形成する。その
後、連続してフィールド酸化膜２とゲート酸化膜３の上
に第１ポリシリコン膜４を形成し、次に写真食刻法によ
ってゲート電極および配線を形成する。この場合、第１
ポリシリコン膜４を食刻して作られるゲート電極は、前
記フィールド酸化膜２から延在して、前記ゲート酸化膜
３を食刻して作られるゲート電極上で終端するように形
成する。次に、イオン注入法等により、半導体基板１の
第１ポリシリコン膜４に覆われていない部分に、この半
導体基板１の導電性とは異なる半導体領域６を形成する
。
次に、イオン注入領域としての半導体領域６を形成する
。そして、このイオン注入領域としての半導体領域６を
活性化した後、ＣＶＤ法によって半導体基板１の全面を
酸化膜７によって覆う。その後、第１ポリシリコン膜４
と半導体基板１内に形成された半導体領域６とのコンタ
クトを同時に行うためのコンタクト孔を酸化膜７に形成
する。
。そして、このイオン注入領域としての半導体領域６を
活性化した後、ＣＶＤ法によって半導体基板１の全面を
酸化膜７によって覆う。その後、第１ポリシリコン膜４
と半導体基板１内に形成された半導体領域６とのコンタ
クトを同時に行うためのコンタクト孔を酸化膜７に形成
する。
この場合、前記コンタクト孔は、第１ポリシリコン膜４
と半導体領域６とにまたがり、かつゲート酸化膜３によ
って作られたゲート電極上に第１ポリシリコン膜４の終
端部が位置するように形成される。その後、全域にＣＶ
Ｄ法により第２ポリシリコン膜５を形成し、次に写真食
刻法により所定のパターニングを行う。
と半導体領域６とにまたがり、かつゲート酸化膜３によ
って作られたゲート電極上に第１ポリシリコン膜４の終
端部が位置するように形成される。その後、全域にＣＶ
Ｄ法により第２ポリシリコン膜５を形成し、次に写真食
刻法により所定のパターニングを行う。
第５図は従来の他の実施例であって、半導体基板１の表
面にフィールド酸化膜２およびゲート酸化膜３を形成し
た後、前記酸化膜の半導体基板１上における半導体領域
６とコンタクトをとる部分をエツチングし、その上に第
１ポリシリコン１１＠４をＣＶＤ法により形成する。次
に、絶縁膜７および第２ポリシリコン膜５を順次積層す
ることによって、半導体装置を完成するものである。
面にフィールド酸化膜２およびゲート酸化膜３を形成し
た後、前記酸化膜の半導体基板１上における半導体領域
６とコンタクトをとる部分をエツチングし、その上に第
１ポリシリコン１１＠４をＣＶＤ法により形成する。次
に、絶縁膜７および第２ポリシリコン膜５を順次積層す
ることによって、半導体装置を完成するものである。
従来の半導体装置は、以上のように構成されているので
、第１の構成では半導体基板に設けられた半導体基板の
性質とは異なる半導体領域と第１ポリシリコン膜とにま
たがるコンタクト孔を形成しなければならず、両頭域に
精度良く重ね合わせる作業が写真製版上極めて困難な作
業となってしまう。そして、この作業は、半導体装置の
微細化が進むに伴ってより困難なものとなってしまう。
、第１の構成では半導体基板に設けられた半導体基板の
性質とは異なる半導体領域と第１ポリシリコン膜とにま
たがるコンタクト孔を形成しなければならず、両頭域に
精度良く重ね合わせる作業が写真製版上極めて困難な作
業となってしまう。そして、この作業は、半導体装置の
微細化が進むに伴ってより困難なものとなってしまう。
また、第２の構成では、ゲート酸化膜の一部を取り除（
際に、ゲート酸化膜に汚染およびダメージが発生するこ
とから、ゲート酸化膜の信頼性が低下する問題を有して
いる。
際に、ゲート酸化膜に汚染およびダメージが発生するこ
とから、ゲート酸化膜の信頼性が低下する問題を有して
いる。
この発明は、上記のような問題点を解消するためになさ
れたもので、微細化が容易で、かつゲート酸化膜の信頼
性を損なうことなく所定の電気特性が得られる半導体装
置を提供することを目的とするものである。
れたもので、微細化が容易で、かつゲート酸化膜の信頼
性を損なうことなく所定の電気特性が得られる半導体装
置を提供することを目的とするものである。
この発明に係る半導体装置は、第１導電型の半導体領域
を有する半導体基板の表面所定領域を囲むようにフィー
ルド酸化膜を形成するとともに、このフィールド酸化膜
から延在するように形成された薄膜のゲート酸化膜と、
前記フィールド酸化膜上から延在してゲート酸化膜上で
終端する第１ポリシリコン膜とを設け、この第１ポリシ
リコン膜とこの第１ポリシリコン膜の下に位置するゲー
ト酸化膜とに整合されるように前記第１導電型の半導体
領域内に第２導電型の半導体領域を形成するとともに、
前記ゲート酸化膜上における第１ポリシリコン膜の終端
部を含み、かつ前記第１ポリシリコン膜と前記第２導電
型の半導体領域に接するように第２ポリシリコン膜を形
成し、かつこの第２ポリシリコン膜上にこの第２ポリシ
リコン膜とのコンタクト領域を一部に有する酸化膜と、
この酸化膜上に形成されて前記第２ポリシリコン膜と導
通する第３ポリシリコン膜とを設けたものである。
を有する半導体基板の表面所定領域を囲むようにフィー
ルド酸化膜を形成するとともに、このフィールド酸化膜
から延在するように形成された薄膜のゲート酸化膜と、
前記フィールド酸化膜上から延在してゲート酸化膜上で
終端する第１ポリシリコン膜とを設け、この第１ポリシ
リコン膜とこの第１ポリシリコン膜の下に位置するゲー
ト酸化膜とに整合されるように前記第１導電型の半導体
領域内に第２導電型の半導体領域を形成するとともに、
前記ゲート酸化膜上における第１ポリシリコン膜の終端
部を含み、かつ前記第１ポリシリコン膜と前記第２導電
型の半導体領域に接するように第２ポリシリコン膜を形
成し、かつこの第２ポリシリコン膜上にこの第２ポリシ
リコン膜とのコンタクト領域を一部に有する酸化膜と、
この酸化膜上に形成されて前記第２ポリシリコン膜と導
通する第３ポリシリコン膜とを設けたものである。
この発明における半導体装置は、第２ポリシリコン膜上
にこの第２ポリシリコン膜とのコンタクト領域を一部に
有する酸化膜と、この酸化膜上に形成されて前記第２ポ
リシリコン膜と導通する第３ポリシリコン膜とを設けた
ものであることがら、コンタクト領域は第２ポリシリコ
ン膜の上であればいかなる部分であっても良いことにな
る。この結果、コンタクト領域の形成が容易となって、
微細化にも適したものとなる。また、ゲート酸化膜に影
響を与える工程が無くなることから、ゲート酸化膜の信
転性が向上することになる。
にこの第２ポリシリコン膜とのコンタクト領域を一部に
有する酸化膜と、この酸化膜上に形成されて前記第２ポ
リシリコン膜と導通する第３ポリシリコン膜とを設けた
ものであることがら、コンタクト領域は第２ポリシリコ
ン膜の上であればいかなる部分であっても良いことにな
る。この結果、コンタクト領域の形成が容易となって、
微細化にも適したものとなる。また、ゲート酸化膜に影
響を与える工程が無くなることから、ゲート酸化膜の信
転性が向上することになる。
以下、この発明の実施例を図について説明する。
第１図および第２図において、１は半導体基板、２はフ
ィールド酸化膜、３はゲート酸化膜、４は第１ポリシリ
コン膜、５は第２ポリシリコン膜、６は半導体領域、７
は絶縁膜、８は第３ポリシリコン膜である。
ィールド酸化膜、３はゲート酸化膜、４は第１ポリシリ
コン膜、５は第２ポリシリコン膜、６は半導体領域、７
は絶縁膜、８は第３ポリシリコン膜である。
以下、このように構成された半導体装置の製造方法を第
３図を用いて説明する。先ず第３図（ａ）に示すように
、半導体基板１の表面にフィールド酸化膜２を形成した
後にゲート酸化膜３を形成し、続いて第１ポリシリコン
膜４をＣＶＤ法によって形成する。次に、第３図（ｂ）
に示すように、レジスト膜９を利用した写真食刻法によ
って、第１ポリシリコン膜４をフィールド酸化膜２から
延在してゲート酸化膜３上において終端するように成形
する。次に、イオン注入法等を用いて、第１ポリシリコ
ン膜４によって覆われていない部分に不純物１０を打ち
込むことにより、半導体基板１の導電性とは異なる半導
体領域６を形成する。
３図を用いて説明する。先ず第３図（ａ）に示すように
、半導体基板１の表面にフィールド酸化膜２を形成した
後にゲート酸化膜３を形成し、続いて第１ポリシリコン
膜４をＣＶＤ法によって形成する。次に、第３図（ｂ）
に示すように、レジスト膜９を利用した写真食刻法によ
って、第１ポリシリコン膜４をフィールド酸化膜２から
延在してゲート酸化膜３上において終端するように成形
する。次に、イオン注入法等を用いて、第１ポリシリコ
ン膜４によって覆われていない部分に不純物１０を打ち
込むことにより、半導体基板１の導電性とは異なる半導
体領域６を形成する。
次に、第３図（Ｃ）に示すように、エツチングまたはス
パッタエツチング等の方法によって、第１ポリシリコン
膜４の表面に自然に形成された酸化膜および半導体領域
６の表面に形成された酸化膜を除去する。その後、全面
にＣＶＤ法を用いて、第２ポリシリコン膜５を形成する
。そして、この時点で始めて第１ポリシリコン膜４と第
２ポリシリコン膜５が電気的に導通される。
パッタエツチング等の方法によって、第１ポリシリコン
膜４の表面に自然に形成された酸化膜および半導体領域
６の表面に形成された酸化膜を除去する。その後、全面
にＣＶＤ法を用いて、第２ポリシリコン膜５を形成する
。そして、この時点で始めて第１ポリシリコン膜４と第
２ポリシリコン膜５が電気的に導通される。
次に、第３図（ｄ）に示す様に、写真食刻法を用いて第
２ポリシリコン膜５を所定のパターンに形成した後、Ｃ
ＶＤ法等を用いて全面に絶縁膜７を形成する。その後、
第３図（ｅ）に示すようにレジスト膜９を利用した写真
食刻法によって、第２ポリシリコン膜５上における絶縁
膜７の一部を除去する。次に、この上にＣＶＤ法等によ
って、第１図に示すように第３ポリシリコン膜８を形成
することにより第２ポリシリコン膜５とのコンタクトを
図る。従って、この場合におけるコンタクトＨ域は、第
２ポリシリコン膜５ψ上であればいかなる部分であって
も良いことになる。
２ポリシリコン膜５を所定のパターンに形成した後、Ｃ
ＶＤ法等を用いて全面に絶縁膜７を形成する。その後、
第３図（ｅ）に示すようにレジスト膜９を利用した写真
食刻法によって、第２ポリシリコン膜５上における絶縁
膜７の一部を除去する。次に、この上にＣＶＤ法等によ
って、第１図に示すように第３ポリシリコン膜８を形成
することにより第２ポリシリコン膜５とのコンタクトを
図る。従って、この場合におけるコンタクトＨ域は、第
２ポリシリコン膜５ψ上であればいかなる部分であって
も良いことになる。
なお、上記実施例においては、第２ポリシリコン膜５を
使用したが、これに変えてシリサイド酸化膜を利用して
も良いことは言うまでもない。
使用したが、これに変えてシリサイド酸化膜を利用して
も良いことは言うまでもない。
以上説明した様に、この発明による半導体装置において
は、コンタク’ｒ ’ｐＭ域の形成位置が、従来の様に
半導体基板に設けられた半導体基板の性質とは異なる半
導体領域と第１ポリシリコン膜とにまたがるように、両
頭域に精度良く重ね合わせる必要がなくなり、ただ単に
第１ポリシリコン膜の上であれば良いことから、その加
工作業が極めて容易となって、微細化にも適したものと
なる。また、ゲート酸化膜に対する汚染およびダメージ
が発生しないことから、ゲート酸化膜の信頬性低下が防
止される等の効果がある。
は、コンタク’ｒ ’ｐＭ域の形成位置が、従来の様に
半導体基板に設けられた半導体基板の性質とは異なる半
導体領域と第１ポリシリコン膜とにまたがるように、両
頭域に精度良く重ね合わせる必要がなくなり、ただ単に
第１ポリシリコン膜の上であれば良いことから、その加
工作業が極めて容易となって、微細化にも適したものと
なる。また、ゲート酸化膜に対する汚染およびダメージ
が発生しないことから、ゲート酸化膜の信頬性低下が防
止される等の効果がある。
第１図はこの発明による半導体装置の一実施例を示す断
面図、第２図は第１図に示す半導体装置の要部平面図、
第３図は第１図に示す半導体装置の製造方法を示す工程
図、第４図および第５図は従来の半導体装置を示す断面
図である。 １は半導体基板、２はフィールド酸化膜、３はゲート酸
化膜、４は第１ポリシリコン膜、５は第２ポリシリコン
膜、６は半導体領域、７は絶縁膜、８は第３ポリシリコ
ン膜、９はレジスト膜、１０は不純物。 なお、図中、同一符号は同一、又は相当部分を示す。 第１図 第２図 ゛・１５ 第４図 第５図
面図、第２図は第１図に示す半導体装置の要部平面図、
第３図は第１図に示す半導体装置の製造方法を示す工程
図、第４図および第５図は従来の半導体装置を示す断面
図である。 １は半導体基板、２はフィールド酸化膜、３はゲート酸
化膜、４は第１ポリシリコン膜、５は第２ポリシリコン
膜、６は半導体領域、７は絶縁膜、８は第３ポリシリコ
ン膜、９はレジスト膜、１０は不純物。 なお、図中、同一符号は同一、又は相当部分を示す。 第１図 第２図 ゛・１５ 第４図 第５図
Claims (2)
- （１）第１導電型の半導体領域を有する半導体基板と、
この半導体基板の表面所定領域を囲むように形成された
フィールド酸化膜と、このフィールド酸化膜から延在す
るように形成された薄膜のゲート酸化膜と、前記フィー
ルド酸化膜上から前記ゲート酸化膜に延在してこのゲー
ト酸化膜上で終端する第１ポリシリコン膜と、この第１
ポリシリコン膜とこの第１ポリシリコン膜の下に位置す
るゲート酸化膜とに整合されるように前記第１導電型の
半導体領域内に形成された第２導電型の半導体領域と、
前記ゲート酸化膜上における第１ポリシリコン膜の終端
部を含み、前記第１ポリシリコン膜と前記第２導電型の
半導体領域に接するように形成された第２ポリシリコン
膜と、この第２ポリシリコン膜上に形成されてその一部
に第２ポリこの酸化膜上に形成されて前記第２ポリシリ
コン膜と導通する第３ポリシリコン膜とを有する半導体
装置。 - （２）第２ポリシリコン膜として、シリサイド酸化膜を
利用することを特徴とする特許請求の範囲第１項記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4098587A JPS63207180A (ja) | 1987-02-24 | 1987-02-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4098587A JPS63207180A (ja) | 1987-02-24 | 1987-02-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63207180A true JPS63207180A (ja) | 1988-08-26 |
Family
ID=12595719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4098587A Pending JPS63207180A (ja) | 1987-02-24 | 1987-02-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63207180A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5322815A (en) * | 1990-08-09 | 1994-06-21 | Seiko Epson Corporation | Method for producing semiconductor device with multilayer leads |
| US5410174A (en) * | 1991-07-31 | 1995-04-25 | Sgs-Thomson Microelectronics, Inc. | Contact structure for integrated circuits |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6140133A (ja) * | 1984-07-31 | 1986-02-26 | Shiro Kanao | 可撓性ホ−スの製造方法 |
-
1987
- 1987-02-24 JP JP4098587A patent/JPS63207180A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6140133A (ja) * | 1984-07-31 | 1986-02-26 | Shiro Kanao | 可撓性ホ−スの製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5322815A (en) * | 1990-08-09 | 1994-06-21 | Seiko Epson Corporation | Method for producing semiconductor device with multilayer leads |
| US5410174A (en) * | 1991-07-31 | 1995-04-25 | Sgs-Thomson Microelectronics, Inc. | Contact structure for integrated circuits |
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