JP2551028B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2551028B2 JP2551028B2 JP62240606A JP24060687A JP2551028B2 JP 2551028 B2 JP2551028 B2 JP 2551028B2 JP 62240606 A JP62240606 A JP 62240606A JP 24060687 A JP24060687 A JP 24060687A JP 2551028 B2 JP2551028 B2 JP 2551028B2
- Authority
- JP
- Japan
- Prior art keywords
- conductive layer
- oxide film
- gate
- layer
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明に半導体装置の製造方法に関し、特に埋込みコ
ンタクトを有する半導体装置の製造方法に関する。
ンタクトを有する半導体装置の製造方法に関する。
本発明は、たとえばMOS−VLSI等の半導体装置の埋込
みコンタクトを設ける場合において、半導体基体の表面
に形成された自然酸化膜の除去に先立って周辺部の導電
層の表面を酸化することより、上記自然酸化膜を除去す
るためのエッチャントの馴染みを改善し、安定した埋込
みコンタクトを得ることを可能とするものである。
みコンタクトを設ける場合において、半導体基体の表面
に形成された自然酸化膜の除去に先立って周辺部の導電
層の表面を酸化することより、上記自然酸化膜を除去す
るためのエッチャントの馴染みを改善し、安定した埋込
みコンタクトを得ることを可能とするものである。
近年の半導体装置の高集積化に伴い、金属配線を使用
せず、ゲート電極材として使用される層と同じ層を半導
体基板内に形成された拡散層に直接コンタクトさせる、
いわゆる埋込みコンタクトが実用化されている。この埋
込みコンタクトを形成するには、一般にまず半導体基板
上に選択酸化およびゲート酸化により素子分離領域とゲ
ート酸化膜を形成し、次に該ゲート酸化膜のうち将来埋
込みコンタクトとなる部分をフォトエッチング等により
除去する。このフォトエッチングの工程においては、使
用されたフォトレジストを除去する際に半導体基体の表
面に良好なコンタクトを妨げる原因となる自然酸化膜が
形成されるので、基体全面にウェットエッチングを施し
て自然酸化膜を除去する。しかしながら、このウェット
エッチングによっては自然酸化膜と同時にゲート酸化膜
も若干エッチング除去されるため、ゲート酸化膜が十分
に厚い場合には問題は生じないが、その厚さが200〜250
Å程度になるとウェットエッチングにより除去されるゲ
ート酸化膜の厚さのばらつきが無視できなくなり、また
ゲート耐圧の劣化を招くという問題点があった。
せず、ゲート電極材として使用される層と同じ層を半導
体基板内に形成された拡散層に直接コンタクトさせる、
いわゆる埋込みコンタクトが実用化されている。この埋
込みコンタクトを形成するには、一般にまず半導体基板
上に選択酸化およびゲート酸化により素子分離領域とゲ
ート酸化膜を形成し、次に該ゲート酸化膜のうち将来埋
込みコンタクトとなる部分をフォトエッチング等により
除去する。このフォトエッチングの工程においては、使
用されたフォトレジストを除去する際に半導体基体の表
面に良好なコンタクトを妨げる原因となる自然酸化膜が
形成されるので、基体全面にウェットエッチングを施し
て自然酸化膜を除去する。しかしながら、このウェット
エッチングによっては自然酸化膜と同時にゲート酸化膜
も若干エッチング除去されるため、ゲート酸化膜が十分
に厚い場合には問題は生じないが、その厚さが200〜250
Å程度になるとウェットエッチングにより除去されるゲ
ート酸化膜の厚さのばらつきが無視できなくなり、また
ゲート耐圧の劣化を招くという問題点があった。
そこで本願出願人は、先に特開昭62−37967号公報に
おいて、ゲート電極となる導電層の形成を２回に分け、
このうち第１の導電層によりゲート酸化膜を保護するこ
とにより上述のようなゲート耐圧の劣化を防止する技術
を開示している。これを、第２図（Ａ）ないし第２図
（Ｈ）を参照しながら説明する。
おいて、ゲート電極となる導電層の形成を２回に分け、
このうち第１の導電層によりゲート酸化膜を保護するこ
とにより上述のようなゲート耐圧の劣化を防止する技術
を開示している。これを、第２図（Ａ）ないし第２図
（Ｈ）を参照しながら説明する。
まず第２図（Ａ）に示すように、半導体基体（21）上
に選択酸化およびゲート酸化により素子分離領域（22）
およびゲート酸化膜（23）を形成する。
に選択酸化およびゲート酸化により素子分離領域（22）
およびゲート酸化膜（23）を形成する。
次に第２図（Ｂ）に示すように、上述のような基体全
面に多結晶シリコンをたとえばCVDにより厚さt1に被着
し、第１の導電層（24）を形成する。
面に多結晶シリコンをたとえばCVDにより厚さt1に被着
し、第１の導電層（24）を形成する。
次に第２図（Ｃ）に示すように、将来埋込みコンタク
トとなる以外の場所を第１のフォトレジスト層（25）に
より覆う。
トとなる以外の場所を第１のフォトレジスト層（25）に
より覆う。
次に第２図（Ｄ）に示すように、第１の導電層（24）
およびゲート酸化膜（23）のうち第１のフォトレジスト
層（25）で覆われていない部分をRIE等によりエッチン
グ除去し、続いて第１のフォトレジスト層（25）を除去
する。この第１のフォトレジスト層（25）の除去時に、
半導体基体（21）の露出部分の表面に自然酸化膜（26）
が生成する。
およびゲート酸化膜（23）のうち第１のフォトレジスト
層（25）で覆われていない部分をRIE等によりエッチン
グ除去し、続いて第１のフォトレジスト層（25）を除去
する。この第１のフォトレジスト層（25）の除去時に、
半導体基体（21）の露出部分の表面に自然酸化膜（26）
が生成する。
そこで上記自然酸化膜（26）を除去するため、第２図
（Ｅ）に示すように、緩衝化フッ酸溶液を使用して全面
にウェットエッチングを行う。このとき、ゲート酸化膜
（23）は厚さt1の第１の導電層（24）により保護されて
いるため、上記ウェットエッチングによっても膜厚が減
少することがなく、したがってゲート耐圧劣化の問題が
生じない。
（Ｅ）に示すように、緩衝化フッ酸溶液を使用して全面
にウェットエッチングを行う。このとき、ゲート酸化膜
（23）は厚さt1の第１の導電層（24）により保護されて
いるため、上記ウェットエッチングによっても膜厚が減
少することがなく、したがってゲート耐圧劣化の問題が
生じない。
次に第２図（Ｆ）に示すように、上述のような基体の
全面に多結晶シリコンをたとえばCVDにより厚さt2に被
着し、第２の導電層（27）を形成する。ここで、前述の
第１の導電層（24）の厚さt1と上記第２の導電層（27）
の厚さt2の和がゲート電極の厚さtGとなる。
全面に多結晶シリコンをたとえばCVDにより厚さt2に被
着し、第２の導電層（27）を形成する。ここで、前述の
第１の導電層（24）の厚さt1と上記第２の導電層（27）
の厚さt2の和がゲート電極の厚さtGとなる。
次に第２図（Ｇ）に示すように、将来ゲート電極およ
び配線電極となる場所以外を第２のフォトレジスト層
（28）により覆う。
び配線電極となる場所以外を第２のフォトレジスト層
（28）により覆う。
次に第２図（Ｈ）に示すように、第１の導電層（24）
および第２の導電層（27）のうち第２のフォトレジスト
層（28）で覆われていない部分をRIE等によりエッチン
グ除去してゲート電極（29）を形成し、続いて第２のフ
ォトレジスト層（28）を除去する。このとき溝（30）が
エッチングにより形成される。
および第２の導電層（27）のうち第２のフォトレジスト
層（28）で覆われていない部分をRIE等によりエッチン
グ除去してゲート電極（29）を形成し、続いて第２のフ
ォトレジスト層（28）を除去する。このとき溝（30）が
エッチングにより形成される。
上述の技術によれば、ウェットエッチングによる自然
酸化膜（26）の除去に伴うゲート酸化膜（23）の膜厚の
減少が効果的に防止される。しかしながら、上述の第２
図（Ｄ）から第２図（Ｅ）に至る工程では、自然酸化膜
（26）の露出部分を取り巻く第１の導電層（24）が疎水
性の多結晶シリコンからなるため、上記第１の導電層
（24）をマスクとしてウェットエッチングを行うとする
とエッチャントがはじかれて十分に自然酸化膜（26）が
除去されず、良好なコンタクトが達成されないという問
題点があった。
酸化膜（26）の除去に伴うゲート酸化膜（23）の膜厚の
減少が効果的に防止される。しかしながら、上述の第２
図（Ｄ）から第２図（Ｅ）に至る工程では、自然酸化膜
（26）の露出部分を取り巻く第１の導電層（24）が疎水
性の多結晶シリコンからなるため、上記第１の導電層
（24）をマスクとしてウェットエッチングを行うとする
とエッチャントがはじかれて十分に自然酸化膜（26）が
除去されず、良好なコンタクトが達成されないという問
題点があった。
そこで本発明は、自然酸化膜（26）の周辺におけるエ
ッチャントのぬれ性を改善することにより上述のような
疎水性のマスクによるエッチャントのはじきを防止し、
安定したコンタクトを形成することを目的とする。
ッチャントのぬれ性を改善することにより上述のような
疎水性のマスクによるエッチャントのはじきを防止し、
安定したコンタクトを形成することを目的とする。
本発明にかかる半導体装置の製造方法は、上述の目的
を達成するために提案されたものであり、半導体基体上
に形成した絶縁膜上に第１の導電層を形成する工程と、
上記第１の導電層と上記絶縁膜を選択的にエッチングし
て上記半導体基体を露出させる工程と、上記第１の導電
層の表面を酸化する工程と、上記第１の導電層をマスク
として上記半導体基体の露出部をウェットエッチングす
る工程と、上記半導体基体の露出部と上記第１の導電層
を覆って第２の導電層を形成する工程と、上記第１の導
電層と上記第２の導電層を選択的にエッチングする工程
を有することを特徴とするものである。
を達成するために提案されたものであり、半導体基体上
に形成した絶縁膜上に第１の導電層を形成する工程と、
上記第１の導電層と上記絶縁膜を選択的にエッチングし
て上記半導体基体を露出させる工程と、上記第１の導電
層の表面を酸化する工程と、上記第１の導電層をマスク
として上記半導体基体の露出部をウェットエッチングす
る工程と、上記半導体基体の露出部と上記第１の導電層
を覆って第２の導電層を形成する工程と、上記第１の導
電層と上記第２の導電層を選択的にエッチングする工程
を有することを特徴とするものである。
本発明にかかる半導体装置の製造方法においては、ウ
ェットエッチングを行う前にマスクとなる第１の導電層
の表面が酸化されて酸化シリコンとなる。これにより、
第１の覆電層のエッチャントに対する親水性が増大して
エッチャントが自然酸化膜に接触しやすくなり、半導体
装置のデザインルールが微細化しても安定したコンタク
トが達成されるようになる。
ェットエッチングを行う前にマスクとなる第１の導電層
の表面が酸化されて酸化シリコンとなる。これにより、
第１の覆電層のエッチャントに対する親水性が増大して
エッチャントが自然酸化膜に接触しやすくなり、半導体
装置のデザインルールが微細化しても安定したコンタク
トが達成されるようになる。
以下、本発明の好適な実施例について説明する。
本実施例は、埋込みコンタクトを有するMOSトランジ
スタの製造方法において、シリコンからなる半導体基体
の表面に形成された自然酸化膜の除去に先立って多結晶
シリコンからなる周辺部の導電層の表面を酸化すること
により、上記自然酸化膜を除去するためのエッチャント
の馴染みを改善した例である。これを第１図（Ａ）ない
し第１図（Ｉ）を参照しながら説明する。
スタの製造方法において、シリコンからなる半導体基体
の表面に形成された自然酸化膜の除去に先立って多結晶
シリコンからなる周辺部の導電層の表面を酸化すること
により、上記自然酸化膜を除去するためのエッチャント
の馴染みを改善した例である。これを第１図（Ａ）ない
し第１図（Ｉ）を参照しながら説明する。
まず第１図（Ａ）に示すように、シリコン基板（１）
上に選択酸化およびゲート酸化により素子分離領域
（２）およびゲート酸化膜（３）を形成する。
上に選択酸化およびゲート酸化により素子分離領域
（２）およびゲート酸化膜（３）を形成する。
次に第１図（Ｂ）に示すように、上述のような基体全
面に多結晶シリコンをたとえばCVDにより厚さT1に被着
し、第１の導電層（４）を形成する。
面に多結晶シリコンをたとえばCVDにより厚さT1に被着
し、第１の導電層（４）を形成する。
次に第１図（Ｃ）に示すように、将来埋込みコンタク
トとなる以外の場所を第１のフォトレジスト層（５）に
より覆う。
トとなる以外の場所を第１のフォトレジスト層（５）に
より覆う。
次に第１図（Ｄ）に示すように、第１の導電層（４）
およびゲート酸化膜（３）のうち第１のフォトレジスト
層（５）で覆われていない部分をRIE等によりエッチン
グ除去し、続いて第１のフォトレジスト層（５）を除去
する。この第１のフォトレジスト層（５）の除去時にシ
リコン基板（１）の露出部分が酸化され、酸化シリコン
からなる自然酸化膜（６）が生成する。
およびゲート酸化膜（３）のうち第１のフォトレジスト
層（５）で覆われていない部分をRIE等によりエッチン
グ除去し、続いて第１のフォトレジスト層（５）を除去
する。この第１のフォトレジスト層（５）の除去時にシ
リコン基板（１）の露出部分が酸化され、酸化シリコン
からなる自然酸化膜（６）が生成する。
次に第１図（Ｅ）に示すように、上記第１の導電層
（４）の表面を酸化し、厚さTSの薄い酸化シリコン被膜
（７）を形成する。この厚さTSは通常200Å以下に選ば
れる。この酸化により、疎水性の多結晶シリコンからな
る第１の導電層（４）の表面が親水性を帯びるようにな
る。
（４）の表面を酸化し、厚さTSの薄い酸化シリコン被膜
（７）を形成する。この厚さTSは通常200Å以下に選ば
れる。この酸化により、疎水性の多結晶シリコンからな
る第１の導電層（４）の表面が親水性を帯びるようにな
る。
次に上記自然酸化膜（６）及び、薄い酸化シリコン被
膜（７）を除去するため、第１図（Ｆ）に示すように、
緩衝化フッ酸溶液を使用して全面にウェットエッチング
を行う。従来の技術では、第１のフォトレジスト層を除
去した後すくに自然酸化膜の除去を行っていたので、自
然酸化膜の露出している開口部の周囲が疎水性の多結晶
シリコンに囲まれており、エッチャントが開口部からは
じかれて十分に自然酸化膜に接触することができず、コ
ンタクト不良を生ずる原因となっていた。しかし本発明
においては、自然酸化膜（６）を取り囲む第１の導電層
（４）の表面も酸化シリコン被膜（７）で覆われて親水
性が高くなっているため、緩衝化フッ酸溶液は基体の表
面に万遍なく接触し、上記自然酸化膜（６）を十分に除
去することができる。これにより、埋込みコンタクトの
信頼性が向上する、なおこのとき、酸化シリコン被膜
（７）も同時にエッチング除去される。また、上記シリ
コン基板（１）の露出部の酸化シリコン被膜も同時に除
去される。
膜（７）を除去するため、第１図（Ｆ）に示すように、
緩衝化フッ酸溶液を使用して全面にウェットエッチング
を行う。従来の技術では、第１のフォトレジスト層を除
去した後すくに自然酸化膜の除去を行っていたので、自
然酸化膜の露出している開口部の周囲が疎水性の多結晶
シリコンに囲まれており、エッチャントが開口部からは
じかれて十分に自然酸化膜に接触することができず、コ
ンタクト不良を生ずる原因となっていた。しかし本発明
においては、自然酸化膜（６）を取り囲む第１の導電層
（４）の表面も酸化シリコン被膜（７）で覆われて親水
性が高くなっているため、緩衝化フッ酸溶液は基体の表
面に万遍なく接触し、上記自然酸化膜（６）を十分に除
去することができる。これにより、埋込みコンタクトの
信頼性が向上する、なおこのとき、酸化シリコン被膜
（７）も同時にエッチング除去される。また、上記シリ
コン基板（１）の露出部の酸化シリコン被膜も同時に除
去される。
次に第１図（Ｇ）に示すように、上述のような基体の
全面に多結晶シリコンをたとえばCVDにより厚さT2に被
着し、第２の導電層（３）を形成する。ここで、前述の
第１の導電層（４）の厚さT1と上記第２の導電層（８）
の厚さT2の和から酸化シリコン被膜（７）の厚さTSを引
いた分（T1＋T2−TS）がゲート電極の厚さTGとなる。
全面に多結晶シリコンをたとえばCVDにより厚さT2に被
着し、第２の導電層（３）を形成する。ここで、前述の
第１の導電層（４）の厚さT1と上記第２の導電層（８）
の厚さT2の和から酸化シリコン被膜（７）の厚さTSを引
いた分（T1＋T2−TS）がゲート電極の厚さTGとなる。
次に第１図（Ｈ）に示すように、将来ゲート電極およ
び配線電極となる場所以外を第２のフォトレジスト層
（９）により覆う。
び配線電極となる場所以外を第２のフォトレジスト層
（９）により覆う。
次に第１図（Ｉ）に示すように、第１の導電層（４）
および第２の導電層（８）のうち第２のフォトレジスト
層（９）で覆われていない部分をRIE等によりエッチン
グ除去して厚さTGのゲート電極（10）を形成し、続いて
第２のフォトレジスト層（９）を除去する。このとき溝
（11）がエッチングにより形成される。
および第２の導電層（８）のうち第２のフォトレジスト
層（９）で覆われていない部分をRIE等によりエッチン
グ除去して厚さTGのゲート電極（10）を形成し、続いて
第２のフォトレジスト層（９）を除去する。このとき溝
（11）がエッチングにより形成される。
この後、第２の導電層（８）中のヒ素等の不純物をシ
リコン基板（１）中に固相拡散させてコンタクト領域
（12）を形成し、さらにゲート電極（10）をマスクとし
てヒ素等の不純物をイオン注入等により導入し、ソース
領域（13）およびドレイン領域（14）を形成しても良
い。
リコン基板（１）中に固相拡散させてコンタクト領域
（12）を形成し、さらにゲート電極（10）をマスクとし
てヒ素等の不純物をイオン注入等により導入し、ソース
領域（13）およびドレイン領域（14）を形成しても良
い。
以上の説明からも明らかなように、本発明にかかる半
導体装置の製造方法においては、ウェットエッチングを
行う前にマスクとなる第１の導電層の表面が酸化されて
酸化シリコンとなる。これにより、第１の導電層のエッ
チャントに対する親水性が増大してエッチャントが自然
酸化膜に接触しやすくなり、半導体装置のデザインルー
ルが微細化しても安定したコンタクトが達成されるよう
になる。
導体装置の製造方法においては、ウェットエッチングを
行う前にマスクとなる第１の導電層の表面が酸化されて
酸化シリコンとなる。これにより、第１の導電層のエッ
チャントに対する親水性が増大してエッチャントが自然
酸化膜に接触しやすくなり、半導体装置のデザインルー
ルが微細化しても安定したコンタクトが達成されるよう
になる。
さらに、本発明においてはゲート電極の形成が第１の
導電層と第２の導電層を利用して２回に分けて行われて
いるため、自然酸化膜の除去はゲート酸化膜が第１の導
電層で保護された状態で行われる。したがって、自然酸
化膜の除去に伴うゲート酸化膜の膜厚が減少する虞れが
なく、ゲート耐圧の劣化が防止される。
導電層と第２の導電層を利用して２回に分けて行われて
いるため、自然酸化膜の除去はゲート酸化膜が第１の導
電層で保護された状態で行われる。したがって、自然酸
化膜の除去に伴うゲート酸化膜の膜厚が減少する虞れが
なく、ゲート耐圧の劣化が防止される。
したがって、信頼性の高い半導体装置が高い歩留りを
もって生産されるようになる。
もって生産されるようになる。
第１図（Ａ）ないし第１図（Ｉ）は本発明にかかる半導
体装置の製造方法の一例をその工程順にしたがって示す
概略断面図であり、第１図（Ａ）は素子分離領域および
ゲート酸化膜の形成工程、第１図（Ｂ）は第１の導電層
の形成工程、第１図（Ｃ）は第１のフォトレジスト層の
形成工程、第１図（Ｄ）は第１のフォトレジスト層の除
去工程、第１図（Ｅ）は酸化シリコン被膜の形成工程、
第１図（Ｆ）は自然酸化膜の除去工程、第１図（Ｇ）は
第２の導電層の形成工程、第１図（Ｈ）は第２フォトレ
ジスト層の形成工程、第１図（Ｉ）はゲート電極の形
成，第２のフォトレジスト層の除去およびコンタクト領
域，ソース領域およびドレイン領域の形成工程をそれぞ
れ示すものである。第２図（Ａ）ないし第２図（Ｂ）は
従来の半導体装置の製造方法の一例をその工程順にした
がって示す概略断面図であり、第２図（Ａ）は素子分離
領域およびゲート酸化膜の形成工程、第２図（Ｂ）は第
１の導電層の形成工程、第２図（Ｃ）は第１のフォトレ
ジスト層の形成工程、第２図（Ｄ）は第１のフォトレジ
スト層の除去工程、第２図（Ｅ）は自然酸化膜の除去工
程、第２図（Ｆ）は第２の導電層の形成工程、第２図
（Ｇ）は第２のフォトレジスト層の形成工程、第２図
（Ｈ）はゲート電極の形成，第２のフォトレジスト層の
除去工程をそれぞれ示すものである。 １……シリコン基板 ２……素子分離領域 ３……ゲート酸化膜 ４……第１の導電層 ５……第１のフォトレジスト層 ６……自然酸化膜 ７……酸化シリコン被膜 ８……第２の導電層 ９……第２のフォトレジスト層 10……ゲート電極
体装置の製造方法の一例をその工程順にしたがって示す
概略断面図であり、第１図（Ａ）は素子分離領域および
ゲート酸化膜の形成工程、第１図（Ｂ）は第１の導電層
の形成工程、第１図（Ｃ）は第１のフォトレジスト層の
形成工程、第１図（Ｄ）は第１のフォトレジスト層の除
去工程、第１図（Ｅ）は酸化シリコン被膜の形成工程、
第１図（Ｆ）は自然酸化膜の除去工程、第１図（Ｇ）は
第２の導電層の形成工程、第１図（Ｈ）は第２フォトレ
ジスト層の形成工程、第１図（Ｉ）はゲート電極の形
成，第２のフォトレジスト層の除去およびコンタクト領
域，ソース領域およびドレイン領域の形成工程をそれぞ
れ示すものである。第２図（Ａ）ないし第２図（Ｂ）は
従来の半導体装置の製造方法の一例をその工程順にした
がって示す概略断面図であり、第２図（Ａ）は素子分離
領域およびゲート酸化膜の形成工程、第２図（Ｂ）は第
１の導電層の形成工程、第２図（Ｃ）は第１のフォトレ
ジスト層の形成工程、第２図（Ｄ）は第１のフォトレジ
スト層の除去工程、第２図（Ｅ）は自然酸化膜の除去工
程、第２図（Ｆ）は第２の導電層の形成工程、第２図
（Ｇ）は第２のフォトレジスト層の形成工程、第２図
（Ｈ）はゲート電極の形成，第２のフォトレジスト層の
除去工程をそれぞれ示すものである。 １……シリコン基板 ２……素子分離領域 ３……ゲート酸化膜 ４……第１の導電層 ５……第１のフォトレジスト層 ６……自然酸化膜 ７……酸化シリコン被膜 ８……第２の導電層 ９……第２のフォトレジスト層 10……ゲート電極
Claims (1)
- 【請求項１】半導体基板上に形成した絶縁膜上に第１の
導電層を形成する工程と、 上記第１の導電層と上記絶縁膜を選択的にエッチングし
て上記半導体基体を露出させる工程と、 上記第１の導電層の表面を酸化する工程と、 上記第１の導電層をマスクとして上記半導体基体の露出
部をウェットエッチングする工程と、 上記半導体基体の露出部と上記第１の導電層を覆って第
２の導電層を形成する工程と、 上記第１の導電層と上記第２の導電層を選択的にエッチ
ングする工程を有することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62240606A JP2551028B2 (ja) | 1987-09-28 | 1987-09-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62240606A JP2551028B2 (ja) | 1987-09-28 | 1987-09-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6484643A JPS6484643A (en) | 1989-03-29 |
| JP2551028B2 true JP2551028B2 (ja) | 1996-11-06 |
Family
ID=17061991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62240606A Expired - Fee Related JP2551028B2 (ja) | 1987-09-28 | 1987-09-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2551028B2 (ja) |
-
1987
- 1987-09-28 JP JP62240606A patent/JP2551028B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6484643A (en) | 1989-03-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2934445B2 (ja) | 薄膜トランジスタの形成方法 | |
| JPS5987832A (ja) | 半導体装置の製造方法 | |
| JPH05206451A (ja) | Ｍｏｓｆｅｔおよびその製造方法 | |
| JP2001007196A (ja) | 半導体装置の製造方法 | |
| JP2551028B2 (ja) | 半導体装置の製造方法 | |
| JPH11330262A (ja) | 半導体装置の製造方法 | |
| JPS6252950B2 (ja) | ||
| JPH07111288A (ja) | 素子分離の形成方法 | |
| KR0183718B1 (ko) | 도전층을 포함하는 소자분리구조를 갖는 반도체장치의 제조방법 | |
| JP3001588B2 (ja) | 半導体装置およびその製造方法 | |
| EP0002107A2 (en) | Method of making a planar semiconductor device | |
| JP2854019B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JP3190144B2 (ja) | 半導体集積回路の製造方法 | |
| JP2720179B2 (ja) | 半導体装置およびその製造方法 | |
| JP2675292B2 (ja) | 半導体集積回路装置の製造方法 | |
| KR0151052B1 (ko) | 필드 전극 패드를 갖는 반도체장치 및 그 제조방법 | |
| JP2705933B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0448644A (ja) | 半導体装置の製造方法 | |
| JP2531688B2 (ja) | 半導体装置の製造方法 | |
| JPH05326497A (ja) | 半導体装置の製造方法 | |
| KR100249021B1 (ko) | 반도체장치의 소자격리방법 | |
| KR100220236B1 (ko) | 반도체 소자의 필드 산화막 형성방법 | |
| JP3064383B2 (ja) | 半導体装置の製造方法 | |
| JP3415690B2 (ja) | 半導体装置の製造方法 | |
| JPH07201967A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |