JPH0117253B2 - - Google Patents

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JPH0117253B2
JPH0117253B2 JP13040484A JP13040484A JPH0117253B2 JP H0117253 B2 JPH0117253 B2 JP H0117253B2 JP 13040484 A JP13040484 A JP 13040484A JP 13040484 A JP13040484 A JP 13040484A JP H0117253 B2 JPH0117253 B2 JP H0117253B2
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JP
Japan
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coating
hole
resist pattern
film
pattern
Prior art date
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Expired
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JP13040484A
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English (en)
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JPS618952A (ja
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Yoshiaki Sano
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP13040484A priority Critical patent/JPS618952A/ja
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Publication of JPH0117253B2 publication Critical patent/JPH0117253B2/ja
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics

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  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】 (産業上の利用分野) この発明は半導体装置が有する配線の形成方法
に関する。
(従来の技術) 従来の半導体装置の配線形成方法としてレジス
トが被着された基板面上に金属被膜を形成した
後、リフトオフ法によつて金属パターンを形成す
る方法が広く用いられてきた。しかし、金属被膜
の形成法として、指向性の少ない、例えば、スパ
ツタ法を用いると、基板の凹凸の側面にも均一に
金属が付着してしまうため、レジストが溶解液と
接触しにくくなつて、レジストが充分に又は全く
溶解せせず、従つてリフトオフが困難であつた。
そこで、第5図Aに示すように、下地層51と
しての基板上に被着したレジストパターン52の
穴53の断面形状をこの穴の口部の幅が底部の幅
よりも狭く、例えば、逆テーパ状にすることによ
り、スパツタ法で金属被膜54を蒸着した際に、
この金属被膜54がレジストパターン52の表面
及び穴53の底部にのみ金属被膜部分54a及び
54bとして被着して、この穴53の側壁には被
着しないようにして、リフトオフを可能にしてい
る。
(発明が解決しようとする問題点) しかしながら、この方法によると、確かに金属
被膜が分離されてリフトオフが可能となるが、レ
ジスト52の溶解によりリフトオフを行うと、第
5図Bに示すように、金属被膜54で形成された
電極配線の断面形状に凹凸等があつて複雑とな
る。さらに、この場合、電極配線の幅がレジスト
52の穴53の底部の幅で決るが、レジスト52
の形成に当り、この穴53の底部の幅の制御が著
しく困難であるため、その幅を精度良く形成する
ことが出来ず、従つて、精度の良い電極パターン
が得られないと共に、電極配線幅の微細化にも限
界があつた。
この発明の目的は指向性の少ない被着法によつ
て被膜を形成する際に、リフトオフ法を利用して
高精度でしかも微細な幅の電極パターンを有する
配線を形成する方法を提供することにある。
(問題点を解決するための手段) この目的の達成を図るため、この発明において
は、穴の口部の幅が底部の幅より狭い断面形状を
持つた当該穴を有するレジストパターンを下地層
上に形成した後、指向性の少ない被着方法で被膜
を形成し、然る後、リフトオフを行つて配線を形
成するに当り、 該穴を含むレジストパターンの上側に、指向性
の少ない被着方法で、第一被膜を被着し、続い
て、指向性の強い被着方法で第二被膜を被着し、
その後に、レジストパターンを溶解してリフトオ
フを行い、然る後、前記第二被膜をマスクとして
該マスクからはみ出た前記第一被膜部分のエツチ
ングを行つて配線パターンを形成することを特徴
とする。
(作用) このような方法によれば、指向性の少ない蒸着
法で第一被膜を被着した後、これに続いて指向性
の強い第二被膜を被着し、その後にリフトオフを
行つて、レジストの穴内の第一及び第二被膜部分
を残存させ、然る後、この第二被膜部分をマスク
として下側の第一被膜部分のエツチングを行うた
め、配線パターンとして供する第一被膜部分の形
成精度が高くなる共に、微細な幅、例えば1μm
以下の幅の配線パターンを形成することが出来
る。
(実施例) 以下、図面を参照してこの発明の実施例を説明
する。
第一実施例 第1図A及びBはこの発明の第一実施例を説明
するための略線的断面図で、穴の部分は横断面を
示している。
先ず、第1図Aに示す構造までの工程を説明す
る。
下地層1上に通常の方法でレジストパターン2
を形成する。この場合、下地層1を例えば基板と
する。このレジストパターン2は、配線が形成さ
れる予定領域にその配線パターンに対応したパタ
ーンの穴3を有している。この穴3は、その口部
の幅W1が底部の幅W2より狭くなつていて、例え
ば、逆テーパ状の断面形状となつている。
次に、この穴3を含むレジストパターン2の上
側に、指向性の少ない被着方法で、第一被膜4を
被着する。この第一被膜4はレジストパターン2
の表面上に付着する(この第一被膜部分を4aで
示す)と共に、指向性が弱いことに起因して、穴
3の底部である基板1の全面に、例えば図に示す
ような不定形な断面形状で、付着する(この第一
被膜部分を4bで示す)。この場合、第一被膜4
を例えばタングステンのような金属被膜としてこ
れをスパツタ法によつて堆積させることが出来
る。
次に、引続き、指向性の強い被着方法で第二被
膜5を被着する。この場合には、電子ビーム蒸着
法で基板面に垂直な方向から第二被膜5として、
例えば、ニツケル金属を蒸着することにより、第
一被膜部分4a及び4b上にそれぞれ第二被膜部
分5a及び5bで示すように堆積する。このニツ
ケルは、電子ビームの強い指向性のため、第一被
膜4aの、穴3の口部に対応する端縁によつて制
限された幅で、第一被膜4b上に第二被膜5bと
して堆積されるが、レジストパターン2の中央
部、従つて、第一被膜4b上にこの穴3のほぼ中
央部において堆積し、この穴の側壁には付着する
ことがない。
次に、レジストパターン2を溶解してリフトオ
フを行つた後、第1図Bに示すように、ニツケル
からなる第二被膜部分5bをマスクとして下側
の、このマスクからはみ出しているタングステン
からなるスパツタ膜すなわち第一被膜部分4b
を、例えばCF4ガスを用いたプラズマエツチング
によつて、エツチング除去して整形し、よつて金
属パターンの側壁が基板面に対して垂直となつて
いると共に、レジストパターン2の穴3の口部の
幅で規定された微細なパターン幅(1μm以下)
を有する精度の良い金属パターンを得る。
第二実施例 第2図A及びBはこの発明の第二実施例を説明
するための断面図である。
この実施例では、第2図Aに示すように、下地
層1上に例えばシリコン酸化膜のような絶縁層6
を被着した後、その上側に穴3を有するレジスト
パターン2を被着し、続いて、この穴を通じてこ
のレジストパターン2をマスクとして下側の絶縁
層6のアンダーエツチングを深く行うと、絶縁層
6に矩形又は逆台形状の穴7が形成される。従つ
て、この穴7とレジストパターン2の穴3とを用
いて、前述した実施例と同様に第一及び第二被膜
の被着、リフトオフ及び第二被膜部分のエツチン
グを行つても同様に、微細なパターン幅を有しか
つ精度の良い金属パターンを得ることが出来る。
尚、上述した実施例では第一及び第二被膜を金
属被膜としたが、これに限定されるものではな
く、これら両者又はいずれか一方が導電性を有す
る膜であれば良い。
(発明の効果) 上述した説明からも明らかなように、この発明
の方法においては、レジストパターンの穴の口部
が底部よりも幅狭の当該穴を通じて指向性の少な
い被着法を用いて第一被膜を堆積させた後、引続
き指向性の強い被着法を用いて第二被膜を堆積さ
せ、然る後、リフトオフを行つて、レジストパタ
ーンの穴の部分に形成された第一及び第二被膜部
分を残存させて、この第二被膜部分をマスクとし
て下側の第一被膜部分のマスクからはみ出してい
る部分をエツチング除去してしまうので、従来方
法による場合よりも、精度の高いかつ微細幅の、
指向性の少ない被着法で被着された第一被膜の配
線パターンを簡単に形成することが出来る。
このため、例えばスパツタ法によつてのみ有効
な被膜形成が出来なかつたタングステンその他の
高融点金属のパターニングを、簡単で精度の良い
リフトオフ法で形成出来るので、この発明の方法
は半導体装置の配線の形成に用いて好適である。
尚、この発明の方法によれば、上述したように
リフトオフ法によつて精度の良いパターンが得ら
れるので、リフトオフに用いるレジストを種々の
処理工程に応用することが出来る。
例えば、第3図に示すように、レジストパター
ンをマスクとして利用して基板1にイオン注入層
8を予め形成しておけば、その後の配線パターン
4b,5bの形成により、イオン注入層8とセル
フアラインで一致した大きさのスパツタ膜パター
ン4bを得ることが出来る。
さらに、例えば、第4図に示すように、レジス
トパターンをマスクとして基板をエツチングした
後、配線パターン4b,5bを形成することによ
り、エツチングで形成された基板1の穴9とセル
フアラインで一致した大きさのスパツタ膜パター
ン4bを得ることが出来る。
これら第3図及び第4図につき説明した応用例
は半導体装置の製造に適用出来る。
【図面の簡単な説明】
第1図A及びB、及び第2図A及びBはそれぞ
れこの発明の配線形成方法の実施例を説明するた
めの工程図、第3図及び第4図はこの発明の応用
例を説明するための断面図、第5図A及びBは従
来の配線形成方法を説明するための工程図であ
る。 1……下地層、2……レジストパターン、3,
7……穴、4……第一被膜、4a,4b……第一
被膜部分、5……第二被膜、5a,5b……第二
被膜部分、6……絶縁層、8……イオン注入層、
9……基板の穴。

Claims (1)

  1. 【特許請求の範囲】 1 穴の口部の幅が底部の幅より狭い断面形状を
    持つた当該穴を有するレジストパターンを下地層
    上に形成した後、指向性の少ない被着方法で被膜
    を形成し、然る後、リフトオフを行つて配線を形
    成するに当り、 該穴を含むレジストパターンの上側に、指向性
    の少ない被着方法で、第一被膜を被着し、続い
    て、指向性の強い被着方法で第二被膜を被着し、
    その後に、レジストパターンを溶解してリフトオ
    フを行い、然る後、前記第二被膜をマスクとして
    該マスクからはみ出た前記第一被膜部分のエツチ
    ングを行つて配線パターンを形成することを特徴
    とする配線形成方法。
JP13040484A 1984-06-23 1984-06-23 配線形成方法 Granted JPS618952A (ja)

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JP13040484A JPS618952A (ja) 1984-06-23 1984-06-23 配線形成方法

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JP13040484A JPS618952A (ja) 1984-06-23 1984-06-23 配線形成方法

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JPS618952A JPS618952A (ja) 1986-01-16
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* Cited by examiner, † Cited by third party
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US5190892A (en) * 1988-08-11 1993-03-02 Oki Electric Industry Co., Ltd. Method for forming pattern using lift-off
JP2964446B2 (ja) * 1994-11-22 1999-10-18 矢崎総業株式会社 圧接コネクタ
JPH0982381A (ja) * 1995-09-11 1997-03-28 Yazaki Corp 圧接コネクタ
JP2019125528A (ja) 2018-01-18 2019-07-25 株式会社オートネットワーク技術研究所 電線カバー、及びコネクタ

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