KR19990061133A - 반도체 소자의 셀투사형 마스크 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 셀투사형 마스크(cell projection mask) 제조방법에 관한 것으로, 특히 리소그래피(rithography) 공정에서의 미세패턴 형성시 사용되는 마스크로 전자침투 제어 능력이 우수한 금속성 물질을 증착하여 새로운 형태의 셀투사형 마스크를 형성함으로서 소자의 생산 수율을 향상시키는 기술에 관한 것이다.
이를 위해 본 발명은 통상의 기판에 식각선택비가 우수한 실리콘산화막(SiO2) 또는 실리콘질화막(SixNy)을 식각정치층으로 형성하고, 전자침투 제어능력이 우수한 텅스텐막(W) 또는 티타늄질화막(TiN)을 도전층 증착하여 새로운 형태의 셀투사형 마스크를 형성함으로서 기존의 SOI 기판을 사용하지 않고 통상의 반도체 기판에 간단한 공정으로 새로운 형태의 셀투사형 마스크을 형성할 수 있어 소자의 생산 수율 및 신뢰성을 향상시키는 반도체 소자의 셀투사형 마스크 제조방법을 제공한다.
Description
본 발명은 반도체 소자의 셀투사형 마스크(cell projection mask) 제조방법에 관한 것으로, 특히 리소그래피(rithography) 공정에서의 미세패턴 형성시 사용되는 마스크로 전자침투 제어 능력이 우수한 금속성 물질을 증착하여 새로운 형태의 셀투사형 마스크를 형성함으로서 소자의 생산 수율을 향상시키는 기술에 관한 것이다.
일반적으로, 셀투사형 마스크로 사용되는 에스.오.아이(silicon on insulator 이하, SOI) 소자는 반도체 기판위에 절연 역할을 하는 실리콘 산화막을 형성하고, 그 위에 실제 사용되는 반도체기판 예를들어 단결정 실리콘층을 형성하고, 상기 단결정 실리콘층의 상부에 반도체소자를 제조하는 방법으로 소자의 분리 기술이 용이하고, 소자의 전기적인 특성이 우수하여 널리 연구 되고 있다.
도 1a 내지 도 1e 는 종래 기술에 따른 셀투사형 마스크 제조공정도이다.
먼저, 셀투사형 마스크(cell projection mask)를 형성하기 위해 반도체 기판(10)에 매몰산화막(12)과 상부 실리콘층(14)을 구비하는 SOI기판을 형성한다.
이 때, 상기 반도체 기판(10)과 매몰산화막(12), 실리콘층(14)은 각각 725μm, 1μm, 20μm 두께로 형성된다.(도 1a 참조).
다음, 상기 SOI기판 상부에 실리콘층패턴을 형성하기 위한 제 1감광막패턴(16)을 1μm 두께로 형성한다.(도 1b 참조).
그 다음, 상기 제 1감광막패턴(16)을 마스크로 이용한 패터닝공정으로 실리콘층(14)패턴을 형성한 후, 상기 제1감광막패턴(16)을 제거한다. (도 1c 참조).
다음, 상기 반도체 기판(10) 저부를 식각하기 위한 마스크로서 1μm 두께의 제 2감광막패턴(18)을 형성한다. (도 1d 참조).
그 다음, 상기 제 2감광막패턴(18)을 마스크로 이용한 백(back)식각 공정으로 상기 매몰산화막(12)이 노출될때 까지 경사식각공정을 진행하여 셀투사형 마스크를 완성한다.(도 1e 참조).
상기와 같은 종래 기술에 따르면, 전자빔의 가속도 전압(acceleration voltage)이 약 50KeV인 경우 전자의 침투를 막기 위해서는 셀투사형 마스크에서 전면(side) 패턴의 막 두께가 실리콘일 경우 약 20μm 이상이어야 하므로 이에 필요한 SOI 기판를 특별제작하여 셀투사형 마스크를 만들었다.
그러나, SOI 기판의 제작이 힘들고 마스크 제작시에도 실리콘의 20μm 정도의 두께를 식각하는데 있어 어려움이 많아 셀투사형 마스크의 제작이 원활하지 못하는 문제점이 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 반도체 기판에 식각선택비가 우수한 실리콘산화막(SiO2) 또는 실리콘질화막(SixNy)을 식각정치층으로 형성하고, 전자침투 제어능력이 우수한 텅스텐막(W) 또는 티타늄질화막(TiN)을 도전층 증착하여 새로운 형태의 셀투사형 마스크를 형성함으로서 기존의 SOI 기판을 사용하지 않고 통상의 반도체 기판에 간단한 공정으로 새로운 형태의 셀투사형 마스크을 형성할 수 있어 소자의 생산 수율 및 신뢰성을 향상시키는 반도체 소자의 셀투사형 마스크 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e 는 종래 기술에 따른 셀투사형 마스크 제조공정도
도 2a 내지 도 2d 는 본 발명에 따른 셀투사형 마스크 제조공정도
도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판 12 : 매몰산화막
14 : 실리콘층 16, 36 : 제 1감광막패턴
18 : 제 2감광막패턴 30 : 기판
32 : 식각정지층 34 : 도전층
상기 목적을 달성하기 위해 본 발명에 따르면,
기판 상부에 식각정지층을 형성하는 공정과,
상기 식각정지층 상부에 전자빔 침투제어용 도전층을 형성하는 공정과,
상기 도전층 상부에 제 1감광막패턴을 형성하는 공정과,
상기 제 1감광막패턴을 마스크로 이용한 패터닝공정으로 도전층패턴을 형성하는 공정과,
상기 기판 하부에 제 2감광막패턴을 형성하는 공정과,
상기 제 2감광막패턴을 마스크로 이용하여 상기 식각정지층 하부가 노출될때 까지 기판을 식각하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 셀투사형 마스크 제조방법에 대하여 상세히 설명을 하기로 한다.
도 2a 내지 도 2d 는 본 발명에 따른 반도체 소자의 셀투사형 마스크 제조공정도이다.
먼저, 기판(30) 상부에 저압화학기상증착법(low-pressure Chemical Vapor Deposition; 이하, LPCVD라 칭함)에 의해 식각선택비가 기판과는 7:1 ∼ 10:1 정도나는 실리콘산화막(SiO2) 또는 실리콘질화막(SixNy)으로 0.5 ∼ 1.5 ㎛ 정도 두께로 형성된 식각정지층(32)을 형성한다. 이 때, 상기 LPCVD법으로 형성하는 이유는 후속 공정의 전자빔 침투제어용 도전층과의 계면 접착력을 증진시키기 위해서다. 여기서, 상기 기판(30)은 실리콘산화막 또는, 실리콘질화막으로 형성한다. (도 2a 참조).
다음, 상기 식각정지층(32) 상부에 전자빔 침투제어용 도전층(34)과 제 1감광막패턴(36)을 순차적으로 형성한다. 여기서, 상기 도전층(34)은 텅스텐막(W) 또는 티타늄질화막(TiN)으로 1 ∼ 3㎛ 정도 두께로 형성하며, 상기 제 1감광막패턴(36)은 0.5 ∼ 1.5 μm 두께로 형성하며, 상기 도전층(34)은 전자빔의 가속도 전압이 50KeV인 경우 전자의 침투를 제어할 수 있다.(도 2b 참조)
그 다음, 상기 제 1감광막패턴(36)을 마스크로 이용한 패터닝공정으로 도전층(34)패턴을 형성한 후, 상기 제1 감광막패턴(36)을 제거한다. 이 때, 상기 도전층(34)패턴 형성 공정은 종래 실리콘의 20μm 두께로 식각할때 보다 용이하게 식각할 수 있다. (도 2c 참조).
다음, 상기 기판(30) 하부에 제 2감광막패턴(도시 안됨)을 형성한 후, 이를 식각마스크로 이용하여 상기 식각정지층(32) 하부가 노출될때 까지 식각하여 새로운 형태의 셀투사형 마스크를 완성한다. (도 2d 참조).
상기한 바와같이 본 발명에 따르면, 기판에 식각선택비가 우수한 식각정지층과 전자침투 제어능력이 우수한 도전층 증착하여 새로운 형태의 셀투사형 마스크를 형성함으로서 기존의 SOI 기판을 사용하지 않고 통상의 반도체 기판에 간단한 공정으로 새로운 형태의 셀투사형 마스크을 형성할 수 있어 소자의 생산 수율 및 신뢰성을 향상시키는 이점이 있다.
Claims (4)
- 기판 상부에 식각정지층을 형성하는 공정과,상기 식각정지층 상부에 전자빔 침투제어용 도전층을 형성하는 공정과,상기 도전층 상부에 제 1감광막패턴을 형성하는 공정과,상기 제 1감광막패턴을 마스크로 이용한 패터닝공정으로 도전층패턴을 형성하고 제1감광막패턴을제거하는 공정과,상기 반도체 기판 하부에 제 2감광막패턴을 형성하는 공정과,상기 제 2감광막패턴을 마스크로 이용하여 상기 식각정지층 하부가 노출될때 까지 기판을 식각하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 셀투사형 마스크 제조방법.
- 제 1 항에 있어서, 상기 식각정지층은 LPCVD법에 의해 실리콘산화막 또는 실리콘질화막으로 0.5 ∼ 1.5 μm 두께로 형성된 것을 특징으로 하는 반도체 소자의 셀투사형 마스크 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 기판과 식각정지층간의 식각선택비는 7 : 1 ∼ 10 : 1인 것을 특징으로 하는 반도체 소자의 셀투사형 마스크 제조방법.
- 제 1 항에 있어서, 상기 도전층은 텅스텐막 또는 티타늄질화막으로 1 ∼ 3 μm 두께로 형성된 것을 특징으로 하는 반도체 소자의 셀투사형 마스크 제조방법.
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080527 Year of fee payment: 4 |
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| LAPS | Lapse due to unpaid annual fee |