KR100442288B1 - 반도체소자의셀마스크및그의제작방법 - Google Patents
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Abstract
패턴간의 연결이나 미세패턴을 용이하게 형성할 수 있는 반도체소자의 셀 마스크 및 그의 제작방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체소자의 셀 마스크 제작방법은 제 1 반도체기판과 제 1 절연막과, 제 2 반도체기판으로 구성된 SOI기판을 준비하는 공정, 상기 제 2 반도체기판을 소정두께 남도록 일정길이로 식각하는 공정, 상기 제 2 반도체기판을 상기 제 1 절연막이 드러나도록 상기 일정길이보다 좁은 길이를 갖도록 식각하여 계단형의 패턴을 형성하는 공정, 상기 제 1 반도체기판과 상기 제 1 절연막과 상기 제 2 반도체기판 전면에 제 1, 제 2 반도체기판 및 제 1 절연막과 식각성이 다른 제 2 절연막을 형성하는 공정, 상기 패턴된 제 2 반도체기판과 정렬되도록 상기 제 1 반도체기판 하부의 상기 제 2 절연막을 패터닝하는 공정, 상기 패터닝된 제 2 절연막을 마스크로 상기 제 1 반도체기판과 제 1 절연막을 완전히 식각하여 제 2 반도체기판과 통하도록 하는 공정을 포함함을 특징으로 한다.
Description
본 발명은 반도체소자에 대한 것으로, 특히 반도체소자의 셀 마스크 및 그의 제작방법에 관한 것이다.
첨부 도면을 참조하여 종래 반도체소자의 셀 마스크 제작방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래 반도체소자의 셀 마스크 제작방법을 나타낸 공정단면도이다.
그리고 도 2는 종래 반도체소자의 셀 마스크를 이용한 노광공정을 나타낸 도면이며, 도 3a와 도 3b는 종래 반도체소자의 셀 마스크를 이용하여 형성한 라인패턴을 나타낸 도면이다.
도 1b에서 위쪽의 도면은 평면도이고, 아래쪽의 도면은 위쪽 도면의 Ⅰ-Ⅰ선상의 구조단면도를 나타낸 것이다.
먼저 셀 보호 마스크는 20㎛ 깊이가 되도록 식각한다. 그 이유는 일본 히타치(Hitachi)社의 전자노광장비인 HL-800D의 가속전압이 50kV로 이전압으로 가속된 전자가 실리콘을 투과할 수 있는 한계가 20㎛이기 때문이다.
도 1a에 도시한 바와 같이 제 1 실리콘기판(1)과 산화막(2)과 제 2 실리콘기판(3)으로 구성된 SOI웨이퍼 상에 감광막(4)을 도포한다. 이때 제 2 실리콘기판(3)은 20㎛의 두께를 갖는다.
이후에 도 1b에 도시한 바와 같이 노광 및 현상공정으로 감광막(4)을 선택적으로 패터닝한다.
이후에 상기 패터닝된 감광막(4)을 마스크로 산화막(2)이 드러나도록 제 2 실리콘기판(3)을 식각한다. 그리고 감광막(4)을 제거한다.
도 1c에 도시한 바와 같이 제 1, 제 2 실리콘기판(1,3) 및 산화막(2)을 모두 덮도록 전면에 질화막(5)을 증착한다.
이후에 SOI기판을 뒤집어서 제 1 실리콘기판(1)에 감광막(도면에는 도시되지 않았다.)을 도포한 후에 식각된 제 2 실리콘기판(3)에 맞추어서 정렬시킨 후에 감광막을 노광하고 현상한 후 감광막 패턴을 형성한다. 이후에 감광막 패턴을 마스크로 질화막(5)을 식각하여 제 2 실리콘기판(3)과 정렬되도록 패턴을 만든다.
그리고 도 1d에 도시한 바와 같이 패턴된 질화막(5)을 마스크로 제 1 실리콘기판(1)과 산화막(2)을 식각하여서 제 1, 제 2 실리콘기판(1,3)이 연결되도록 한다.
다음에 도 2는 상기와 같은 방법에 의해 제작된 마스크를 이용한 노광공정에 대한 것으로 마스크의 열린부분을 통하여 전자빔이 통과하고 전자빔이 전달된 부분에 수직으로 감광막 패턴이 남는다. 이때 전자빔은 제 1, 제 2 실리콘기판은 통과하지 못하고 열린부분만 수직으로 통과한다.
이와 같은 종래 도 3a와 같은 마스크를 연속적으로 연결하여서 라인패턴을 형성하면 도 3b와 같이 길이방향에서 근접효과(proximity effect)가 발생하여서 길이방향이 약간 줄어드는 현상이 발생하여서 패턴이 연결되는 부위가 왜곡되어서 라인패턴이 형성되지 않고 패턴이 끊어진다.
상기와 같은 종래 반도체소자의 셀 마스크 제작방법은 다음과 같은 문제가 있다.
첫째, 한 번에 20㎛깊이의 제 2 실리콘기판을 식각하기도 어렵고, 또한 89°이상의 식각기울기를 유지하기도 어렵다.
둘째, 노광공정시에 근접효과로 인해서 패턴의 끝부분에 에너지가 적게 가서 작은패턴을 서로 연결해서 큰 패턴을 형성할 때 패턴이 끊어지는 현상이 발생한다. 이에 따라서 전체적으로 패턴의 균일성이 떨어진다.
셋째, 전자선 노광에서 셀 마스크로 노광할 때 형성 가능한 최소 패턴크기는 가변노광(variable shaped beam)을 사용할 때보다 패턴크기가 크다. 따라서 같은 장비를 사용하더라도 좋은 패턴을 형성하기 어렵다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 패턴간의 연결이나 미세패턴을 용이하게 형성할 수 있는 반도체소자의 셀 마스크 및 그의 제작방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1d는 종래 반도체소자의 셀 마스크 제작방법을 나타낸 공정단면도
도 2는 종래 반도체소자의 셀 마스크를 이용한 노광공정을 나타낸 도면
도 3a와 도 3b는 종래 반도체소자의 셀 마스크를 이용하여 형성한 라인패턴을 나타낸 도면
도 4a 내지 도 4e는 본 발명 반도체소자의 셀 마스크 제작방법을 나타낸 공정단면도
도 5는 본 발명 반도체소자의 셀 마스크를 이용한 노광공정을 나타낸 도면
도 6a와 도 6b는 본 발명 반도체소자의 셀 마스크를 이용하여 형성한 라인패턴을 나타낸 도면
도면의 주요 부분에 대한 부호의 설명
31: 제 1 실리콘기판 32: 산화막
33: 제 2 실리콘기판 34: 제 1 감광막
35: 제 2 감광막 36: 질화막
상기와 같은 목적을 달성하기 위한 본 발명 반도체소자의 셀 마스크는 제 1 반도체기판과 절연막과 제 2 반도체기판을 갖는 SOI웨이퍼에 있어서, 상기 제 2 반도체기판에 일정두께가 남도록 일정길이로 식각된 제 1 식각영역, 상기 제 1 식각영역보다 좁은길이로 상기 절연막이 드러날때까지 식각된 제 2 식각영역, 상기 제 1 식각영역과 정렬되며 상기 제 2 반도체기판과 통하도록 식각된 상기 제 1 반도체기판과 절연막으로 구성됨을 특징으로 한다.
상기와 같은 구성을 갖는 본 발명 반도체소자의 셀 마스크 제작방법은 제 1 반도체기판과 제 1 절연막과, 제 2 반도체기판으로 구성된 SOI기판을 준비하는 공정, 상기 제 2 반도체기판을 소정두께 남도록 일정길이로 식각하는 공정, 상기 제 2 반도체기판을 상기 제 1 절연막이 드러나도록 상기 일정길이보다 좁은 길이를 갖도록 식각하여 계단형의 패턴을 형성하는 공정, 상기 제 1 반도체기판과 상기 제 1 절연막과 상기 제 2 반도체기판 전면에 제 1, 제 2 반도체기판 및 제 1 절연막과 식각성이 다른 제 2 절연막을 형성하는 공정, 상기 패턴된 제 2 반도체기판과 정렬되도록 상기 제 1 반도체기판 하부의 상기 제 2 절연막을 패터닝하는 공정, 상기 패터닝된 제 2 절연막을 마스크로 상기 제 1 반도체기판과 제 1 절연막을 완전히 식각하여 제 2 반도체기판과 통하도록 하는 공정을 포함함을 특징으로 한다.
첨부도면을 참조하여 본 발명 반도체소자의 셀 마스크 및 그의 제작방법에 대하여 설명하면 다음과 같다.
도 4a 내지 도 4e는 본 발명 반도체소자의 셀 마스크 제작방법을 나타낸 공정단면도이다.
그리고 도 5는 본 발명 반도체소자의 셀 마스크를 이용한 노광공정을 나타낸 도면이며, 도 6a와 도 6b는 본 발명 반도체소자의 셀 마스크를 이용하여 형성한 라인패턴을 나타낸 도면이다.
본 발명은 전자선 노광에서 수율을 높이려는 목적으로 사용되는 셀 마스크 제작방법과 그 사용할 때의 능률을 높이기 위한 것이다.
셀 보호 마스크는 20㎛ 깊이가 되도록 식각한다. 그 이유는 일본 히타치(Hitachi)社의 전자노광장비인 HL-800D의 가속전압이 50kV로 이전압으로 가속된 전자가 실리콘을 투과할 수 있는 한계가 20㎛이기 때문이다.
그리고 마스크를 투과하지 못하는 전자들은 20㎛의 실리콘을 투과할 수 없으므로 감광막상의 콘트라스트 장비로 사용하기가 힘들며 식각할 수 있어도 89°이상의 각도를 얻는 것이 어렵다.
본 발명 반도체소자의 셀 마스크는 도 4e에 도시한 바와 같이 패터닝할 때 패턴의 끝부분에 전자 빔 번짐(beam blur)현상이 발생하는 것을 줄이기 위해서 여러번 포토공정을 행하여 길이방향으로 계단형의 구조가 되도록 셀 마스크를 제작한다.
이와 같은 구성을 갖는 본 발명 반도체소자의 셀 마스크의 제작방법을 설명하면 다음과 같다.
도 4b 및 도 4c에서 위쪽의 도면은 평면도이고, 아래쪽의 도면은 위쪽 도면의 Ⅱ-Ⅱ선상의 구조단면도를 나타낸 것이다.
도 4a에 도시한 바와 같이 제 1 실리콘기판(31)과 산화막(32)과 제 2 실리콘기판(33)으로 구성된 SOI웨이퍼 상에 제 1 감광막(34)을 도포한다.
이후에 노광 및 현상공정으로 제 1 감광막(34)을 선택적으로 패터닝한다.
그리고 도 4b에 도시한 바와 같이 상기 패터닝된 제 1 감광막(34)을 마스크로 제 2 실리콘기판(33)을 소정깊이만큼 부분식각한다. 이때 제 2 실리콘기판(33)이 식각된 영역을 제 1 식각영역이라고 명칭하고, 식각된 깊이는 20㎛보다 작으며'H'로 나타내었으며, 길이방향으로 식각된 길이를 'A'로 나타내었다. 이후에 제 1 감광막(34)을 제거한다. 여기서 상기 식각된 깊이는 전자선 노광시의 전자의 가속전압과 식각장치와 노광기술에 따라서 조절할 수 있다.
이후에 도 4c에 도시한 바와 같이 전면에 제 2 감광막(35)을 도포한 후에 정렬표시(Alignment mask)에 맞추어 제 2 감광막(35)을 노광한 후 현상하여 선택적으로 패터닝한다. 이때 노광된 제 2 감광막(35)의 폭방향은 제 1 식각영역의 폭보다 좁을 수도 있고 같을 수도 있다. 이때의 중첩정확도는 현재 공정수준인 70㎛로 충분하다.
이후에 패터닝된 제 2 감광막(35)을 마스크로 산화막(32)이 드러나도록 제 2 실리콘기판(33)을 식각한다. 이때 식각된 영역을 제 2 식각영역이라고 명칭하고 식각된 높이를 'h', 식각된 길이를 'B'라고 나타낸다. 이후에 제 2 감광막(35)을 제거한다. 여기서 H+h는 20㎛이고, 식각된 길이 'B'는 제 1 식각영역의 길이인 'A'보다 작다. 그리고 전체 식각된 높이가 20㎛가 되지 않았을 경우에는 20㎛만큼 식각될 때까지 반복하여 포토공정을 수행한다.
이와 같이 길이방향으로 제 2 실리콘기판(33)이 계단형을 이루도록 한다.
이어, 상기 제 2 감광막(35)을 제거한다.
그리고 도 4d에 도시한 바와 같이 제 1, 제 2 실리콘기판(31,33) 및 산화막(32)을 모두 덮도록 질화막(36)을 증착한다.
이후에 SOI웨이퍼를 뒤집어서 제 1 실리콘기판(31)에 제 3 감광막(도면에는 도시되지 않았다.)을 도포한 후에 식각된 제 2 실리콘기판(33)에 맞추어서 정렬시킨 후에 제 3 감광막을 노광하고 현상한 후 감광막 패턴을 형성한다. 이후에 형성된 감광막패턴을 마스크로 질화막(36)을 식각하여 제 2 실리콘기판(33)과 정렬되도록 질화막을 패터닝한다.
그리고 도 4e에 도시한 바와 같이 패턴된 질화막(36)을 마스크로 제 1 실리콘기판(31)과 산화막(32)을 식각하여서 제 1, 제 2 실리콘기판(31,33)이 통하도록 한다.
상기와 같이 제작된 셀 마스크를 이용한 노광공정에 대하여 설명하면 도 5와 같이 계단형으로 형성된 마스크를 통과한 전자빔이 부분 투과되고 마스크의 길이와 폭방향을 조절하여 도 5 하부와 같이 수직패턴을 형성할 수 있다.
또한 도 6a와 같은 마스크를 이용하여 라인형의 패턴을 형성할 때도 본 발명의 계단형으로 형성한 마스크를 이용하여서 패턴의 끝부분에서 근접효과를 없애서 길이방향이 약간 줄어드는 현상을 보정하므로써 해상도를 향상시킬 수 있다. 이에 따라서 도 6b와 같이 길이방향으로 줄어들지 않는 연결된 라인패턴을 형성할 수 있다.
상기와 같은 본 발명 반도체소자의 셀 마스크 및 그 제작방법은 다음과 같은 효과가 있다.
여러번 다른 패턴크기를 갖는 포토공정을 이용하여 20㎛깊이로 실리콘기판을 식각하기가 용이하며 패턴의 길이방향으로 계단형의 마스크를 형성하므로 라인패턴을 형성할 때 근접효과를 보정하여서 연결된 라인패턴을 형성할 수 있다.
Claims (7)
- 제 1 반도체기판과 절연막과 제 2 반도체기판을 갖는 SOI웨이퍼에 있어서,상기 제 2 반도체기판에 일정두께가 남도록 일정길이로 식각된 제 1 식각영역,상기 제 1 식각영역보다 좁은길이로 상기 절연막이 드러날때까지 식각된 제 2 식각영역,상기 제 1 식각영역과 정렬되며 상기 제 2 반도체기판과 통하도록 식각된 상기 제 1 반도체기판과 절연막으로 구성됨을 특징으로 하는 반도체소자의 셀 마스크.
- 제 1 항에 있어서, 상기 제 2 반도체기판의 두께는 20㎛인 것을 특징으로 하는 반도체소자의 셀 마스크.
- 제 1 항에 있어서, 상기 제 1, 제 2 식각영역은 길이방향에서 계단모양을 이루고 있음을 특징으로 하는 반도체소자의 셀 마스크.
- 제 1 반도체기판과 제 1 절연막과, 제 2 반도체기판으로 구성된 SOI기판을 준비하는 공정,상기 제 2 반도체기판을 소정두께 남도록 일정길이로 식각하는 공정,상기 제 2 반도체기판을 상기 제 1 절연막이 드러나도록 상기 일정길이보다 좁은 길이를 갖도록 식각하여 계단형의 패턴을 형성하는 공정,상기 제 1 반도체기판과 상기 제 1 절연막과 상기 제 2 반도체기판 전면에 제 1, 제 2 반도체기판 및 제 1 절연막과 식각성이 다른 제 2 절연막을 형성하는 공정,상기 패턴된 제 2 반도체기판과 정렬되도록 상기 제 1 반도체기판 하부의 상기 제 2 절연막을 패터닝하는 공정,상기 패터닝된 제 2 절연막을 마스크로 상기 제 1 반도체기판과 제 1 절연막을 완전히 식각하여 제 2 반도체기판과 통하도록 하는 공정을 포함함을 특징으로 하는 반도체소자의 셀 마스크 제작방법.
- 제 4 항에 있어서, 상기 제 2 반도체기판은 20㎛의 두께를 갖음을 특징으로 하는 반도체소자의 셀 마스크 제작방법.
- 제 4 항에 있어서, 상기 제 1 절연막이 드러날 때까지 상기 제 2 반도체기판을 여러번의 포토공정을 통하여 식각함을 특징으로 하는 반도체소자의 셀 마스크 제작방법.
- 제 4 항에 있어서, 상기 제 1 절연막은 산화막이고, 상기 제 2 절연막은 질화막임을 특징으로 하는 반도체소자의 셀 마스크 제작방법.
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|---|---|---|---|
| KR10-1998-0047857A KR100442288B1 (ko) | 1998-11-09 | 1998-11-09 | 반도체소자의셀마스크및그의제작방법 |
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Publications (2)
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980011717A (ko) * | 1996-07-31 | 1998-03-30 | 문정환 | 마스크(Mask)의 구조 및 제조방법 |
-
1998
- 1998-11-09 KR KR10-1998-0047857A patent/KR100442288B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980011717A (ko) * | 1996-07-31 | 1998-03-30 | 문정환 | 마스크(Mask)의 구조 및 제조방법 |
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