KR100235936B1 - 레지스트 패턴형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 30
- 238000004519 manufacturing process Methods 0.000 title description 2
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 21
- 239000000463 material Substances 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims 1
- 230000003287 optical effect Effects 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
본 발명은 노광에너지를 증가시킴에 따라 패턴의 크기를 작게하는 특성을 가진 클리어필드마스크와 포지티브레지스트를 사용하여 클리어필드 마스크에 설계된 패턴폭보다 작은 패턴으로 필라패턴을 형성시킨 다음, 전반적으로 네가포지티브를 도포하여 필라패턴의 상부가 노출되도록 에치백한 후, 포지티브와 네가티브레지스트의 광 노출시의 상반된 특성을 이용하여 필라패턴을 제거시키므로써 미세선폭을 갖는 레지스트 패턴을 형성한 기술이다.
Description
제1a도 내지 제1c도는 종래기술에 의한 포지티브레지스트와 다크필드마스크를 이용하여 레지스트 패턴을 형성하는 단계를 나타낸 반도체 소자의 단면도.
제2a도 내지 제2g도는 본 발명에 의한 클리어필드마스크와 포지티브 및 네가티브레지스트를 이용하여 레지스트 패턴을 형성하는 단계를 나타낸 반도체 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1, 11 : 실리콘 웨이퍼 2, 12 : 물질층
3, 13 : 포지티브레지스트 3', 13' : 포지티브레지스트 패턴
4 : 다크필드마스크 5 : 다크필드마스크의 광 콘트라스트
6 : 포지티브 레지스트 패턴 홀 14: 클리어필드 마스크
15 : 클리어필드마스크의 광 콘트라스트
16 : 네가티브레지스트 패턴 홀
17 : 네가티브레지스트 17' : 네가티브레지스트 패턴
본 발명은 반도체 제조공정중 웨이퍼상에 레지스트 패턴을 형성하는 방법에 관한 것으로. 특히 클리어필드마스크와 포지티브 및 네가티브의 2층레지스트 구조를 이용하여 미세선폭을 갖는 콘택홀을 형성하기 위한 레지스트 패턴을 형성하는 방법에 관한 것이다.
일반적으로 레지스트 패턴을 이용하여 콘택홀을 형성하거나 소정의 배선구조를 형성하는 것은 널리 알려진 기술이며, 최근들어 반도체 소자의 초고집적화 추세에 따라 초미세 패턴을 형성하기 위한 연구가 진행되고 있다.
종래에는, 콘택홀을 형성하기 위하여 포지티브레지스트와 다크필드 마스크 (Dark Field Mask)를 이용하여 레지스트 패턴을 형성한 후 콘택홀을 형성하는 방법을 주로 사용하였다. 그러나 이 방법은 노광 에너지를 증대시켜 콘택홀이 형성될 부분의 선폭을 크게하기는 쉽지만 작게하기는 쉽지않다. 즉, 선폭을 작게 하기 위하여 노광에너지를 감소시키면 광 콘트라스트(light contrast)가 저하되어 레지스트 패턴형성이 불가능해 지기 때문이다.
그로 인하여 초미세선폭 예를들어 0.5㎛이하의 패턴을 형성하기가 어려웠다. 종래의 포지티브레지스트와 다크필드마스크를 이용한 레지스트 패턴 형성방법을 제1a도 내지 제1c도를 참조하여 설명하면, 제1a도는 실리콘 웨이퍼(1)상에 콘택홀이 형성된 물질층(2)을 형성한후, 상기 물질층(2)상에 포지티브레지스트(3)를 도포한 상태를 도시한 것으로, 상기 물질층(2)은 절연물질로 이루어 진다.
제1b도는 상기 포지티브레지스트(3) 상부에 패턴이 형성된 다크필드마스크 (4)를 위치시킨후, 노광공정을 실시하는 상태를 도시한 것으로, 상기 포지티브레지스트(3) 내부에 점선으로 나타낸 부분은 다크필드마스크(4)의 광콘트라스트(5)를 도식화한 것이다.
상기 다크필드마스크(4)는 도식화한 광콘트라스트(5)에서 알 수 있듯이 광을 조사할시 회절효과가 심하다.
제1c도는 상기 노광공정에 의하여 광에 조사된 부분을 현상공정으로 제거시켜 후공정의 콘택홀을 형성하기 위하여 포지티브레지스트 패턴(3')을 형성한 상태를 도시한 것이다.
상기 제1c도에 도시된 다크필드마스크(4)의 패턴폭 "W"보다 제1c도에 도시된 포지티브레지스트팬턴 홀(6)의 선폭 "W"가 더 크게 형성된다.
상술한 바와 같이 노광공정시 광의 회절효과로 인하여 원하는 선폭을 갖는 레지스트 패턴을 형성하지 못할뿐만 아니라, 이러한 레지스트 패턴을 마스크로 하여 콘택홀을 형성할시 콘택홀의 선폭 또한 원하는 선폭을 얻을 수 없다.
따라서, 본 발명은 다크필드 마스크 대신에 클리어 필드 마스크(Clear Field Mask)와 포지티브레지스트를 이용하여 필라패턴(Pillar Pattern)을 형성한 후 다시 네가티브레지스트를 이용하여 미세선폭을 갖는 레지스트 패턴을 형성하는 방법을 제공함에 그 목적이 있다.
이하, 본발명을 첨부한 도면을 참조하여 상세히 설명하기로 한다.
제2a도는 내지 제2g도는 본발명에 의한 레지스트 패턴을 형성하는 단계를 나타낸 반도체 소자의 단면도로서, 제2a도는 실리콘 웨이퍼(1) 상에 콘택홀이 형성될 물질층(2)을 형성한 후, 상기 물질층(2)상에 포지티브레지스트(3)를 도포한 상태를 도시한 것으로, 상기 물질층(2)은 SiO2, SOG등과 같은 산화물 또는 그 이외의 절연물질로 이루어진다.
제2b도는 상기 포지티브레지스트(3) 상부에 패턴이 형성된 클리어 필드 마스크(14)를 위치시킨 후, 노광공정을 실시하는 상태를 도시한 것으로, 상기 포지티브레지스트(3) 내부에 점선으로 나타낸 부분은 클리어필드마스크(14)의 광콘트라스트 (15)를 도식화한 것이다.
상기 클리어필드 마스크(14)는 전술한 다크필드 마스크(4)와 반대로 노광에너지를 증가시킴에 따라 패턴의 크기가 작게되는 특성이 있다.
제2c도는 상기 노광공정에 의하여 광에 조사된 부분을 현상공정으로 제거시켜 포지티브레지스트 패턴(또는 필라패턴)(13')을 형성한 상태를 도시한 것이다.
상기 필라패턴(13')의 패턴선폭"W"은 상기 제2b도의 노광공정시 노광에너지의 증가에 따라 클리어필드마스크(14)의 패턴폭"W" 보다 작게 형성시킬 수 있다.
제2d도는 상기 제2c도 상태하에서 네가티브레지스트(17)를 상기 필라패턴 (13')의 상부가 덮힐 때까지 도포한 상태를 도시한 것이다.
제2e도는 상기 도포된 네가티브레지스트(17)를 현상액을 사용하여 필라패턴 (13')의 상부가 예정부분 노출될때까지 에치백(Etch Back)하여 필라패턴(13')상부를 노출시킨 상태를 도시한 것으로, 이때 노광되지 않은 포지티브레지스트인 필라패턴(13')은 상기 현상액에 융해되지 않으므로 그대로 남게된다.
제2f도는 상기 노출된 필라패턴(13')은 물론 네가티브레지스트(17)의 표면을 상기 제2b도의 노광공정시 조사한 광과 동일한 파장의 광으로 마스크 없이 전면노광(Flood Exposure)하는 공정을 도시한 것이다.
제2g도는 상기 전면노광공정에 의하여 광에 조사된 네가티브레지스트(17) 및 필라패턴(13')을 현상공정으로 현상시키면 네가티브레지스트(17)는 현상되지 않고 남아있게되고 필라패턴(13')만 현상되어 제거됨에 의해 네가티브레지스트 패턴 홀(16)이 형성되어 후공정의 콘택홀을 형성하기 위한 레지스트 패턴(17')을 형성한 상태를 도시한 것이다.
상기 현상공정시 현상용액은 동일한 용액을 사용하는데, 네가티브레지스트는 노광된 부분이 패턴으로 남고 노광되지 않은 부분은 현상액에 의해 제거되는 특성이 있고, 포지티브레지스트는 상기 네가티브레지스트와 반대의 특성을 갖고 있다.
상술한 바와 같이 본발명에 의하면, 노광에너지를 증가시킴에 따라 패턴의 크기를 작게하는 특성을 가진 클리어필드마스크와 포지티브레지스트를 사용하여 클리어필드 마스크에 설계된 패턴폭보다 작은 패턴으로 필라패턴을 형성시킨 다음, 전반적으로 네가티브레지스트를 도포하여 필라패턴의 상부가 노출되도록 에치백한 후, 포지티브와 네가티브레지스트의 광 노출시의 상반된 특성을 이용하여 필리패턴을 제거시키므로써 미세선폭을 갖는 레지스트 패턴을 형성 시킬 수 있어 후공정의 콘택홀 형성시 미세선폭을 갖는 콘택홀을 형성시킬 수 있다.
Claims (4)
- 반도체 소자의 레지스트 패턴형성방법에 있어서, 실리콘 웨이퍼상에 콘택홀이 형성될 물질층을 형성한 후, 상기 물질층상에 포지티브레지스트를 도포하는 단계와, 상기 포지티브레지스트 상에 패턴이 형성된 클리어필드마스크를 위치 시킨 후, 노광공정을 실시 하는 단계와, 상기 노광공정에 의하여 광에 조사된 부분을 현상공정으로 제거시켜 포지티브레지스트 패턴을 형성하는 단계와, 상기 포지티브레지스트 패턴을 포함한 물질층 상부에 전반적으로 네가티브레지스트를 도포하는 단계와, 상기 도포된 네가티브레지스트를 현상액을 사용하여 상기 포지티브레지스트 패턴의 상부가 노출될때까지 에치백한 후, 마스크 없이 전면에 걸쳐 노광공정을 실시하는 단계와, 상기 네가티브레지스트 및 포지티브레지스트 패턴이 상기 전면노광공정에 의하여 광에 조사된 상태에서 현상공정을 실시하여 포지티브레지스트 패턴을 현상 제거하여 후공정의 콘택홀을 형성하기 위한 네가티브레지스트 패턴홀을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 레지스트 패턴형성방법.
- 제1항에 있어서, 상기 클리어필드 마스크를 이용한 노광공정과 상기 마스크 없이 전면 노광공정시 조사한 광은 동일한 파장을 갖는 광인 것을 특징으로 하는 반도체 소자의 레지스트 패턴형성방법
- 제1항에 있어서, 상기 포지티브레지스트 패턴의 패턴선폭은 패턴이 형성된 클리어필드 마스크의 마스크 패턴선폭보다 같거나 작게 형성되는 것을 특징으로 하는 반도체 소자의 레지스트 패턴형성방법.
- 제1항에 있어서, 상기 후공정의 콘택홀을 형성하기 위한 네가티브레지스트 패턴 홀의 선폭은 상기 포지티브레지스트 패턴의 선폭과 동일한 것을 특징으로 하는 반도체 소자의 레지스트 패턴형성 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019920015518A KR100235936B1 (ko) | 1992-08-28 | 1992-08-28 | 레지스트 패턴형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019920015518A KR100235936B1 (ko) | 1992-08-28 | 1992-08-28 | 레지스트 패턴형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR940004747A KR940004747A (ko) | 1994-03-15 |
KR100235936B1 true KR100235936B1 (ko) | 1999-12-15 |
Family
ID=19338623
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019920015518A KR100235936B1 (ko) | 1992-08-28 | 1992-08-28 | 레지스트 패턴형성방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100235936B1 (ko) |
-
1992
- 1992-08-28 KR KR1019920015518A patent/KR100235936B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR940004747A (ko) | 1994-03-15 |
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