KR100214277B1 - 셀 어퍼쳐 제조방법과 반도체소자의 미세패턴 형성방법 - Google Patents

Abstract

본 발명은 셀 어퍼쳐(cell aperture) 제조방법과 반도체 소자의 미세패턴 형성방법에 관한 것으로, 절연막, 도프된 반도체막과 상층감광막으로 형성된 삼층감광막(Tri Layer Resist, 이하에서 TLR 이라 함)을 이용하여 SOI 웨이퍼로 형태로 셀 어펴쳐를 이용하고, 상기 TLR을 이용하여 반도체소자의 미세패턴을 형성함으로써 공정진행시 발생할 수 있는 차징 효과(charging effect)를 방지할 수 있어 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

셀 어퍼쳐 제조방법과 반도체소자의 미세패턴 형성방법

본 발명은 셀 어퍼쳐 제조방법과 반도체소자의 미세패턴 형성방법에 관한 것으로, 특히 전자빔 노광장비를 이용한 셀 어퍼쳐 제조공정시 TLR을 이용하되, 별도의 추가장비없이 차징 효과(charging effect)를 감소시킬 수 있는 기술에 관한 것이다.

종래에는 반도체기판 상부에 감광막패턴을 형성하고 이를 광원으로 노광한 다음, 현상공정을 실시하여 감광막패턴을 형성하고 상기 감광막패턴을 마스크로 하여 피식각층을 식각함으로써 미세패턴을 형성하였다.

그러나, 반도체소자가 고집적화됨에 따라 패턴의 크기가 작아져 종래와 같이 빛을 이용한 리소그래피공정으로는 고집적화된 반도체소자에서의 미세패턴을 형성하기 어려운 단점이 발생하였다.

이를 해결하기 위하여, 반도체기판 상부에 전자빔용 감광막을 단층(single layer resist, 이하에서SLR이라 함)으로 형성하고 전자빔을 주입하여 노광한 다음, 현상공정을 실시함으로써 고집적화된 반도체소자의 미세패턴을 형성한다.

참고로, 상기 전자빔 노광공정과 빛을 이용한 노광공정(이하 빛 노광공정이라함)을 비교하면 다음과 같다.

우선, 전자빔 노광공정은 1Å이하의 파장을 사용하는데 반하여 상기 빛 노광공정은 2000∼4360Å정도의 파장을 사용한다. 그리고, 상기 전자빔 노광공정은 30∼100㎛의 초점심도(depth of focus, 이하에서 DOF라 함)를 갖는데 비하여 상기 빛 노광공정은 1∼3㎛의 DOF 를 갖는다.

그리고 상기 비교된 사항으로 형성된 감광막패턴의 해상도는 상기 전자빔 노광공정이 1㎛이하이고 상기 빛 노광공정이 1 ㎛이상으로서, 파장이 짧고 DOF가 우수한 상기 전자빔 노광공정이 해상도가 뛰어남을 알 수 있다.

그러나, 상기 전자빔용 SLR 감광막을 이용한 반도체소자의 미세패턴 형성방법은, 상기 노광공정시 주입되는 전자로 인하여 상기 반도체기판이 손상되기 쉽고, 상기 전자가 상기 전자빔용 감광막에 주입되어 축척됨으로써 전자간에 차지-업(charge up) 현상이 발생하며 이는 나중에 입사하는 전자들에 영향을 미치는 차지 효과(charging effect)가 유발한다.

그리고 상기 감광막이나 반도체기판에서 반사되는 빽-스캐터링(bake-scattering)과 상기 감광막을 통하여 상기 반도체기판으로 스캐터링 되는 포워드-스캐터링 (forward scattering) 현상이 발생한다.

그리고, 상기의 현상들로 인하여, 노광영역 외의 부분이 노광됨으로써 예정된 미세패턴을 형성할 수 없게 된다.

상기 SLR 공정의 단점을 해결하기 위하여, 종래의 빛 노광공정에서 SLR의 단점을 해결하기 위해 삼층감광막( tri-layer resist, 이하에서 TLR 이라함) 공정을 사용한 것과 같이 노광원으로 전자빔을 이용한 TLR공정을 사용한다.

상기 전자빔을 이용한 TLR공정은 다음과 같이 실시한다.

먼저, 비식각층(도시안됨)이 형성된 반도체기판(도시안됨) 상부에 TLR을 형성한다.

이때, 상기 TLR은 하부감광막,중간층 및 상부감광막으로 형성된다.

여기서, 상기 중간층으로 티타늄을 함유하는 에스.오.지.(spin on glass, 이하에서 SOG라함)와 같은 전도성 물질을 사용하여 반도체기판의 차징 효과를 억제한다.

그러나, 티타늄이 함유된 SOG를 사용하기 위하여 상기 티타늄의 오염을 방지할 수 있는 별도의 SOG도포장비, 별도의 식각장비 그리고, 별도의 세척용기(cleaing bath)등이 필요하게 되어 공정이 복잡해짐으로써 반도체소자의 신뢰성과 생산성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.

상기한 문제점은, 반도체소자의 미세패턴 형성방법 뿐이 아니라 전자빔을 이용한 셀 어퍼쳐 형성방법에서도 발생한다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, TLR중에서 하부감광막과 중간층을 산화막과 도프된 다결정실리콘으로 형성하여 도프된 다결정실리콘의 전도성을 이용함으로써 별도의 장비없이 티타늄에 의한 오염을 방지하며 공정의 증가가 없어 전자빔을 이용한 TLR공정을 이용하여 셀 어퍼쳐 제조방법과 반도체소자의 미세패턴 형성방법을 제공하는데 그 목적이 있다.

제1a도 내지 제1f도는 본 발명의 실시예에 따른 셀 어퍼쳐 제조방법을 도시한 단면도.

제2a, 2b도는 본 발명의 실시예에 따른 반도체소자의 미세패턴 형성방법을 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

11, 31 : 반도체기판 13 : 제1산화막

15 : 실리콘막 17 : 제2산화막

19, 35 : 도프된 다결정실리콘막 21, 37 : 상층감광막

23, 39 : 셀 어퍼쳐 33 : 산화막

이상의 목적을 달성하기 위해 본 발명에 따른 셀 어퍼쳐 제조방법의 특징은, 전자빔 노광장비에 사용되는 셀 어퍼쳐를 제조하는 공정에 있어서, 반도체기판 상부에 제1절연막을 소정두께 형성하는 공정과, 상기 제1절연막 상부에 제1반도체막을 소정두께 형성하여 SOI 웨이퍼를 형성하는 공정파, 상기 제1반도체막 상부에 제2절연막, 도프된 제2반도체막과 상층감광막으로 형성된 TLR을 형성하는 공정파, 상기 상층감광막을 노광 및 현상하여 상층 감광막패턴을 형성하는 공정파, 상기 상층 감광막패턴을 마스크로 하여 상기 도프된 제2반도체막을 식각하는 공정파, 상기 상층 감광막패턴을 제거하는 공정과, 상기 도프된 제2반도체막을 마스크로하여 상기 제2절연막을 식각하는 공정과, 상기 식각된 제2절연막을 마스크로하여 상기 제1반도체막을 건식식각하는 공정과,

상기 제2절연막을 습식방법으로 제거하는 공정파, 상기 SOI 웨이퍼에 보호막을 형성하는 공정과, 상기 SOI 웨이퍼 뒷면, 즉 상기 반도체기판을 패터닝하는 공정과, 상기 SOI 웨이퍼 상부의 보호막을 습식방법으로 제거하는 공정과, 상기 제1반도체막과의 식각선택비 차이를 이용하여 상기 제1절연막을 습식방법으로 식각하되, 상기 제1반도체막을 마스크로하여 식각하는 공정을 포함하는 것이다.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 미세패턴 형성방법의 특징은, 전자빔 노광장비를 이용하여 미세패턴을 형성하는 반도체소자의 미세패턴 형성방법에 있어서, 피식각층이 형성된 반도체기판 상부에 절연막을 소정두께 형성하는 공정과, 상기 절연막 상부에 도프된 반도체막을 소정두께 형성하는 공정과, 상기 도프된 반도체막 상부에 상층감광막을 소정두께 형성하여 TLR 구조를 형성하는 공정과, 상기 상층감광막을 전자빔을 광원으로하여 노광시키는 공정과, 상기 상층감광막을 현상하여 상층감광막패턴을 형성하는 공정과, 상기 상층감광막패턴을 마스크로하여 하부 층들을 식각하고, 후속공정으로 피식각층을 식각하는 공정을 포함하는 것이다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도1a 내지 도1e 는 본 발명의 실시예에 따른 셀 어퍼쳐 제조방법을 도시한 단면도이다.

먼저, 반도체기판(11)상부에 제1산화막(13)과 실리콘막(15)의 적층구조를 갖는 소이(Silicon On Insulator, 이하에서 SOI 라 함) 웨이퍼를 형성한다.

이때, 상기 반도체기판(11)은 400∼600㎛정도의 두께로 형성한다.

그리고, 상기 제1산화막(13)은 0.1∼10㎛ 정도의 두께로 형성한다.

그리고, 상기 실리콘막(15)은 10∼30㎛정도의 두께로 형성한다.

여기서, 상기 실리콘막(15)은 반도체소자 제조공정시 전자빔의 통과를 결정하는 부분으로 두껍게 형성한 것이다.(도 1a)

그 다음에, 상기 실리콘막(15) 상부에 TLR를 형성한다.

이때, 상기 TLR은 상기 실리콘막(15) 상부에 제2산화막(17)을 0.1∼2.0㎛ 정도의 두께로 형성하고, 그 상부에 도프된 다결정실리콘막(19)을 0.05∼0.5㎛ 정도의 두께로 형성한 다음, 열처리공정으로 상기 도프된 다결정실리콘막(19)이 전도성을 갖도록 하고, 상기 도프된 다결정실리콘막(19) 상부에 상층감광막(21)을 0.08∼1㎛ 정도의 두께로 형성한다.

그리고, 직접묘사 방법의 전자빔을 조사하여 상기 상층감광막(21)을 노광하고 현상공정을 실시함으로써, 상층감광막(21)패턴을 형성한다.

여기서, 상기 상층감광막(21)은 전자빔을 직접묘사방법으로 노광하기때문에 감도가 좋은 전자빔용 감광막으로 최대한 얇게 형성해야 한다.

그리고, 상기 제2산화막(17)의 두께는 상기 실리콘막(15)의 식각공정시 식각장벽으로 사용하여야 하므로 상기 실리콘막(15)과의 식각선택비 차에 의존한다.

또한, 상기 도프된 다결정실리콘막(19)은 제2산화막(17) 식각공정시 도프된 다결정실리콘막(19)과의 식각선택비 차이를 이용하여 두께를 조절한다.(도 1b)

그 다음에, 상기 상층감광막(21)패턴을 마스크로 하여 상기 도프된 다결정실리콘막(19)을 식각한다. 이때, 여기서, 상기 상층감광막(21)패턴은 도프된 다결정실리콘막(19) 식각공정시 대부분 제거되어 별도의 제거공정을 실시하지 않을 수도 있다.

그리고, 상기 상층감광막(21)패턴을 제거하고 상기 도프된 다결정실리콘막(19)을 마스크로하여 제2산화막(17)을 식각한다.

이때, 상기 도프된 다결정실리콘막(19)은 도프된 다결정실리콘막(19) 식각공정시 대부분 제거되어 별도의 제거공정을 실시하지 않는다.(도 1c)

그 다음에, 상기 제2산화막(17)을 마스크로하여 상기 실리콘막(15)을 식각한다.

그리고, 상기 제2산화막(17)은 상기 실리콘막(15) 식각공정시 일정두께 식각되고, 일정두께는 남아 있게 된다.(도 1d)

그리고, 상기 남아있는 제2산화막(17)을 습식방벙으로 제거한다.(도 1e)

그다음에, 상기 웨이퍼 전체 상부에 질화막(도시 안됨)을 약 2000Å정도의 두께로 증착하여 보호막을 형성하고, 상기 웨이퍼의 뒷면을 패터닝한 다음, 상기 질화막을 플라즈마 식각공정으로 제거하고 상기 실리콘막(15), 제1산화막(13) 그리고 상기 플라즈마 식각공정시 남아 있는 질화막을 습식방법으로 제거함으로써 셀 어퍼쳐(23)를 형성한다.(도 1f)

그리고, 상기 셀 어퍼쳐(23)는 전자빔을 광원으로 하는 노광장비에서 전자빔에 의한 차징( charging) 이 발생하므로 상기 셀 어퍼텨(23)를 금으로 수십 Å의 두께로 도포하여 사용한다.

한편, 상기 셀 어퍼쳐(23)를 형성하는 실리콘막(15)의 패턴이나 패턴 간격이 좁아질수록 상기 도프된 다결정실리콘막(19)의 불순물 농도를 증가시켜 후속공정시 차징으로 인한 패턴의 왜곡( distortion) 이 없는 셀 어퍼쳐를 형성할 수 있다.

도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체소자의 미세패턴 형성방법을 도시한 단면도이다.

먼저, 피식각층(도시안됨)이 형성된 반도체기판(31) 상부에 산화막(33), 도프된 다결정실리콘막(35) 및 상층 감광막(37)의 적층구조로 형성된 TLR을 형성한다.

그리고, 광원인 전자빔으로 셀 어퍼쳐(39)를 투과시켜 상기 상층감광막(37)을 노광시킨다.(도 2a)

그 다음에, 상기 상층감광막(37)을 현상하여 상층감광막(37)패턴을 형성하고 상기 상층 감광막(37)패턴을 이용하여 하부층들을 식각함으로써 반도체소자의 미세패턴을 형성하되, 그 원리는 셀 어퍼쳐 제조공정과 같이 한다.(도 2b)

이상에서 설명한 바와 같이 본 발명에 따른 셀 어퍼쳐 제조방법과 반도체소자의 미세패턴 형성방법은, 셀 어퍼쳐 제조공정시 티타늄을 함유하는 SOG의 사용에 따른 부가적인 장비가 불필요하고 티타늄을 함유하는 SOG의 사용에 따른 오염의 문제점을 해결할 수 있어 반도체소자의 특성 및 신뢰성을 향상 시키고 , 반도체기판 상부의 미세패턴 형성공정시 티타늄을 함유하는 SOG의 사용에 따른 부가적인 장비가 불필요하고 티타늄을 함유하는 SOG의 사용에 따른 오염의 문제점을 해결할 수 있으며 종래의 TLR공정보다 간단해져 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.

Claims (15)

1. 전자빔 노광장비에 사용되는 셀 어퍼쳐를 제조하는 공정에 있어서, 반도체기판 상부에 제1절연막을 소정두께 형성하는 공정과, 상기 제1절연막 상부에 제1반도체막을 소정두께 형성하여 SOI 웨이퍼를 형성하는 공정과, 상기 제1반도체막 상부에 제2절연막, 도프된 제2반도체막과 상층감광막으로 형성된TLR을 형성하는 공정과, 상기 상층감광막을 노광 및 형상하여 상층 감광막패턴을형성하는 공정과, 상기 상층 감광막패턴을 마스크로하여 상기 도프된 제2반도체막을 식각하는 공정과, 상기 상층 감광막패턴을 제거하는 공정과, 상기 도프된 제2반도체막을 마스크로하여 상기 제2절연막을 식각하는 공정과, 상기 식각된 제2절연막을 마스크로하여 상기 제1반도체막을 건식식각하는 공정과, 상기 제2절연막을 습식방법으로 제거하는 공정과, 상기 SOI 웨이퍼에 보호막을 형성하는 공정과, 상기 SOI 웨이퍼 뒷면, 즉 상기 반도체판을 페터닝하는 공정과, 상기 SOI 웨이퍼 상부의 보호막을 습식방법으로 제거하는 공정과, 상기 제1반도체막과의 식각선택비 차이를 이용하여 상기 제1절연막을 습식방법으로 식각하되, 상기 제1반도체막을 마스크로하여 식각하는 공정을 포함하는 셀 어퍼쳐 제조방법.
2. 청구항1에 있어서, 상기 반도체기판은 300∼800㎛정도의 두께로 형성하는 것을 특징으로하는 셀 어퍼쳐 제조방법.
3. 청구항1에 있어서, 상기 제1절연막은 산화막으로 0.1∼10㎛ 정도의 두께로 형성하는 것을 특징으로 하는 셀 어퍼쳐 제조방법.
4. 청구항1에 있어서, 상기 제1반도체막은 실리콘 10∼30㎛정도의 두께로 형성하는 것을 특징으로하는 셀 어퍼쳐 제조방법.
5. 청구항1에 있어서, 상기 제2절연막은 산화막으로 0.1∼2.0㎛정도의 두께로 형성하는 것을 특징으로 하는 셀 어퍼쳐 제조방법.
6. 청구항1에 있어서, 상기 도프된 제2반도체막은 도프된 다결정실리콘막으로 형성하는 것을 특징으로 하는 셀 어퍼쳐 제조방법.
7. 청구항1 또는 청구항6 에 있어서, 상기 도프된 제2반도체막은 0.05∼0,5㎛정도의 두께로 형성하는 것을 특징으로 하는 셀 어퍼쳐 제조방법.
8. 청구항1에 있어서, 상기 상층감광막은 0.08∼0.8㎛정도의 두께로 형성하는 것을 특징으로 하는 셀 어퍼쳐 제조방법.
9. 청구항1에 있어서, 상기 상층감광막패턴은 상층감광막을 전자빔을 이용한 직접묘사방법으로 노광하고 후속공정으로 현상하여 형성하는 것을 특징으로 하는 셀 어퍼쳐 제조방법.
10. 청구항1에 있어서, 상기 도프된 제2반도체막과 제2절연막은 상기 상층감광막패턴을 이용하여 연속적으로 식각하는 것을 특징으로하는 셀 어퍼쳐 제조방법.
11. 전자빔 노광장비를 이용하여 미세패턴을 형성하는 반도체소자의 미세패턴 형성방법에 있어서, 피식각층이 형성된 반도체기판 상부에 절연막을 소정두께 형성하는 공정과, 상기 절연막 상부에 도프된 반도체막을 소정두께 형성하는 공정과, 상기 도프된 반도체막 상부에 상층감광막을 소정두께 형성하여 TLR구조를 형성하는 공정과, 상기 상층감광막을 전자빔을 광원으로 하여 노광시키는 고정과, 상기 상층감광막을 현상하여 상층감광막패턴을 형성하는 공정과, 상기 상층감광막패턴을 마스크로하여 하부 층들을 식각하고, 후속공정으로 피식각층을 식각하는 공정을 포함하는 반도체소자의 미세패턴 형성방법.
12. 청구항11에 있어서, 상기 절연막은 산화막으로 0.1∼2.0㎛ 정도의 두께로 형성하는 것을 특징으로 하는 셀 어퍼쳐 제조방법.
13. 청구항11에 있어서, 상기 도프된 반도체막은 도프된 다결정실리콘막으로 형성하는 것을 특징으로 하는 셀 어퍼쳐 제조방법.
14. 청구항11 또는 청구항13 에 있어서, 상기 도프된 반도체막은 0.05∼0.5㎛정도의 두께로 형성하는 것을 특징으로하는 셀 어퍼쳐 제조방법.
15. 청구항11에 있어서, 상기 상층감광막은 0.08∼0.8㎛정도의 두께로 형성하는 것을 특징으로 하는 셀 어퍼쳐 제조방법.