JPS618952A - 配線形成方法 - Google Patents

配線形成方法

Info

Publication number
JPS618952A
JPS618952A JP13040484A JP13040484A JPS618952A JP S618952 A JPS618952 A JP S618952A JP 13040484 A JP13040484 A JP 13040484A JP 13040484 A JP13040484 A JP 13040484A JP S618952 A JPS618952 A JP S618952A
Authority
JP
Japan
Prior art keywords
film
pattern
wiring
resist pattern
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP13040484A
Other languages
English (en)
Other versions
JPH0117253B2 (ja
Inventor
Yoshiaki Sano
佐野 芳明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP13040484A priority Critical patent/JPS618952A/ja
Publication of JPS618952A publication Critical patent/JPS618952A/ja
Publication of JPH0117253B2 publication Critical patent/JPH0117253B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) この発明は半導体装置が有する配線の形成方法に関する
(従来の技術) 従来の半導体装置の配線形成方法としてレジストが被着
された基板面上に金属被膜を形成した後、リフトオフ法
によって金属パターンを形成する方法が広く用いられて
きた。しかし、金属被膜の形成法として、指向性の少な
い、例えば、スパッタ法を用いると、基板の凹凸の側面
にも均一に金属が付着してしまうため、レジストが溶解
液と接触しにくくなって、レジストが充分に又は全く溶
解せず、従ってリフトオフが困難であった。
そこで、第5図(A)に示すように、下地層51として
の基板上に被着したレジストパターン52の穴53の断
面形状をこの穴の口部の幅が底部の幅よりも狭く、例え
ば、逆テーパ状にすることにより、スパッタ法で金属被
膜54を蒸着した際に、この金属被膜54がレジストパ
ターン52の表面及び穴53の底部にのみ金属被膜部分
54a及び54bとして被着して、この穴53の側壁に
は被着しないようにして、リフトオフを可能にしている
(発明が解決しようとする問題点) しかしながら、この方法によると、確かに金属被膜が分
離されてリフトオフが可能となるが、レジスト52の溶
解によりリフトオフな行うと、第5−図(B)に示すよ
うに、金属被膜54で形成された電極配線の断面形状に
凹凸等があって複雑となる。さらに、この場合、電極配
線の幅がレジスト52の穴53の底部の幅で決るが、レ
ジスト52の形成に当り、この穴53の底部の幅の制御
が著しく困難であるため、その幅を精度良く形成するこ
とが出来ず、従って、精度の良い電極パターンが得られ
ないと共に、電極配線幅の微細化にも限界があった。
この発明の目的は指向性の少ない被着法によって被膜を
形成する際に、リフトオフ法を利用して高精度でしかも
微細な幅の電極パターンを有するイ       配線
を形成す6方法を提供す60次ある・(問題点を解決す
るための手段) この目的の達成を図るため、この発明においては、穴の
口部の幅が底部の幅より狭い断面形状を持った当該穴を
有するレジストパターンを下地層上に形成した後、指向
性の少ない被着方法で被膜を形成し、然る後、リフトオ
フを行って配線を形成するに当り、 該穴を含むレジストパターンの上側に、指向性の少ない
被着方法で、第一被膜を被着し、続いて、指向性の強い
被着方法で第二被膜を被着し、その後に、レジストパタ
ーンを溶解してリフトオフを行い、然る後、前記第二被
膜をマスクとして該マスクからはみ出た前記第一被膜部
分のエツチングを行って配線パターンを形成することを
特徴とする。
(作用) このような方法によれば、指向性の少ない蒸着法で第一
被膜を被着した後、これに続いて指向性の強い第二被膜
を被着し、その後にリフトオフを行って、レジストの穴
内の第−及び第二被膜部分を残存させ、然る後、この第
二被膜部分をマスク     七として下側の第一被膜
部分のエツチングを行うため、配線パターとして供する
第一被膜部分の形成精度が高くなる共に、微細な幅、例
えばIg、m以下の幅の配線パターンを形成することが
出来る。
(実施例) 以下、図面を参照してこの発明の詳細な説明する。
乳二111 第1図(、A)及び(B)はこの発明の第一実施例を説
明するための路線的断面図で、穴の部分は横断面を示し
ている。
先ず、第1図(A)に示す構造までの工程を説明する。
下地層l上に通常の方法でレジストパターン2を形成す
る。この場合、下地層lを例えば基板とする。このレジ
ストパターン2は、配線が形成される予定領域にその配
線パターンに対応したパターンの穴3を有している。こ
の穴3は、その口部の幅WIが底部の輻W2より狭くな
っていて、例えば、逆テーパ状の断面形状となっている
次に、この穴3を含むレジストパターン2の上側に、指
向性の少ない被着方法で、第一被膜4を被着する。この
第−被11!4はレジストパターン2の表面上に付着す
る(この第一被膜部分を4aで示す)と共に、指向性が
弱いことに起因して、穴3の底部である基板lの全面に
、例えば図に示すような不定形な断面形状で、付着する
(この第一被膜部分を4bで示す)、この場合、第一被
膜4を例えばタングステンのような金属被膜としてこれ
をスパッタ法によって堆積させることが出来る。
次に、引続き、指向性の強い被着方法で第二被膜5を被
着する。この場合には、電子ビーム蒸着法で基板面に垂
直な方向から第二被膜5として、例えば、ニッケル金属
を蒸着することにより、第一被膜部分4a及び4b上に
それぞれ第二被膜部分5a及び5bで示すように堆積す
る。このニッケルは。
電子ビームの強い指向性のため、第一被膜4aの、穴3
の口部に対応する端縁によって制限された幅で、第一被
膜4b上に第二被膜5bとして堆積されるが、レジスト
パターン2の中央部、従って、第一被膜4b上にこの穴
3のほぼ中央部において堆積し、この穴の側壁には付着
することがない。
次に、レジストパターン2を溶解してリフトオフを行っ
た後、第1図(B)に示すように、ニッケルからなる第
二被膜部分5bをマスクとして下側の、このマスクから
はみ出しているタングステンからなるスパッタ膜すなわ
ち第一被膜部分4bを、例えばCF4ガスを用いたプラ
ズマエツチングによって、エツチング除去して整形し、
よって金属パターンの側壁が基板面に対して垂直となっ
ていると共に、レジストパターン2の穴3の口部の幅で
規定された微細なパターン幅(lIj、11以下)を有
する精度の良い金属パターンを得る。
乳二111 第2図(A)及び(B)はこの発明の第二実施例を説明
するための断面図である。
この実施例では、第2図(A)に示すように、下地層l
上に例えばシリコン酸化膜のような絶縁層6を被着した
後、その上側に穴3を有するレジストパターン2を被着
し、続いて、この穴を通じてこのレジストパターン2を
マスクとして下側の絶縁層6のアンダーエツチングを深
く行うと、絶縁層6に矩形又は逆台形状の穴7が形成さ
れる。
従って、この穴7とレジストパターン2の穴3とを用い
て、前述した実施例と同様に第−及び第二被膜の被着、
リフトオフ及び第二被膜部分のエツチングを行っても同
様に、微細なパターン幅を有しかつ精度の良い金属パタ
ーンを得ることが出来る。
尚、上述した実施例では第−及び第二被膜を金属被膜と
したが、これに限定されるものではなく、これら両者、
又はいずれか一方が導電性を有する膜であれば良い。
(発明の効果) 上述した説明からも明らかなように、この発明の方法に
おいては、レジストパターンの穴の口部が底部よりも幅
狭の当該穴を通じて指向性の少な。、、、□−□。1、
あ−カワや$88−tti!、 Qlつ   )き指向
性の強い被着法を用いて第二被膜を堆積させ、然る後、
リフトオフを行って、レジストパターンの穴の部分に形
成された第−及び第二被膜部分を残存させて、この第二
被膜部分をマスクとして下側の第一被膜部分のマスクか
らはみ出している部分をエツチング除去してしまうので
、従来方法による場合よりも、精度の高いかつ微細幅の
、指向性の少ない被着法で被着された第一被膜の配線パ
ターンを簡単に形成することが出来る。
このため、例えばスパッタ法によってのみ有効な被膜形
成が出来なかったタングステンその他の高融点金属のパ
ターニングを、簡単で精度の良いリフトオフ法で形成出
来るので、この発明の方法は半導体装置の配線の形成に
用いて好適である。
尚、この発明の方法によれば、上述したようにリフトオ
フ法によっても精度の良いパターンが得られるので、リ
フトオフに用いるレジストを種々の処理工程に応用する
ことが出来る。
例えば、第3図に示すよ゛うに、レジストパターンをマ
スクとして利用して基板1にイオン注入層8を予め形成
しておけば、その後の配線パターン(4b 、 5b)
の形成により、イオン注入層8とセルファラインで一致
した大きさのスパッタ膜パターン(4b)を得ることが
出来る。
さらに、例えば、第4図に示すように、レジストパター
ンをマスクとして基板をエツチングした後、配線パター
ン(4b、5b)を形成することにより、エツチングで
形成された基板lの穴9とセルファラインで一致した大
きさのスパッタ膜パターン(4b)を得ることが出来る
これら第3図及び第4図につき説明した応用例は半導体
装置の製造に適用出来る。
【図面の簡単な説明】
第1図(A)及び(B)、及び第2図(A)及びCB)
はそれぞれこの発明の配線形成方法の実施例を説明する
ための工程図、 第3図及び第4図はこの発明の詳細な説明するための断
面図、 第5図(A)及び(B)は従来の配線形成方法を説明す
るための工程図である。 1・・・下地層、     ?・・・レジス゛トパター
ン3.7・・・穴、      4・・・第一被膜4a
 、 4b・・・第一被膜部分、5・・・第二被膜5a
、5b・・・第二被膜部分、6・・・絶縁層8・・・イ
オン注入層、   9・・・基板の穴。 特許出願人     沖電気工業株式会社ヘコ )ト ハハ く         ロ % へ                  −一    
   に・        ・iν        ν

Claims (1)

  1. 【特許請求の範囲】 穴の口部の幅が底部の幅より狭い断面形状を持った当該
    穴を有するレジストパターンを下地層上に形成した後、
    指向性の少ない被着方法で被膜を形成し、然る後、リフ
    トオフを行って配線を形成するに当り、 該穴を含むレジストパターンの上側に、指向性の少ない
    被着方法で、第一被膜を被着し、続いて、指向性の強い
    被着方法で第二被膜を被着し、その後に、レジストパタ
    ーンを溶解してリフトオフを行い、然る後、前記第二被
    膜をマスクとして該マスクからはみ出た前記第一被膜部
    分のエッチングを行って配線パターンを形成することを
    特徴とする配線形成方法。
JP13040484A 1984-06-23 1984-06-23 配線形成方法 Granted JPS618952A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP13040484A JPS618952A (ja) 1984-06-23 1984-06-23 配線形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP13040484A JPS618952A (ja) 1984-06-23 1984-06-23 配線形成方法

Publications (2)

Publication Number Publication Date
JPS618952A true JPS618952A (ja) 1986-01-16
JPH0117253B2 JPH0117253B2 (ja) 1989-03-29

Family

ID=15033469

Family Applications (1)

Application Number Title Priority Date Filing Date
JP13040484A Granted JPS618952A (ja) 1984-06-23 1984-06-23 配線形成方法

Country Status (1)

Country Link
JP (1) JPS618952A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5190892A (en) * 1988-08-11 1993-03-02 Oki Electric Industry Co., Ltd. Method for forming pattern using lift-off
US5683272A (en) * 1994-11-22 1997-11-04 Yazaki Corporation Pressure-contact connector
US5713756A (en) * 1995-09-11 1998-02-03 Yazaki Corporation Insulation displacement connector
US10615536B2 (en) 2018-01-18 2020-04-07 Autonetworks Technologies, Ltd. Electric cable cover and connector

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5190892A (en) * 1988-08-11 1993-03-02 Oki Electric Industry Co., Ltd. Method for forming pattern using lift-off
US5683272A (en) * 1994-11-22 1997-11-04 Yazaki Corporation Pressure-contact connector
US5713756A (en) * 1995-09-11 1998-02-03 Yazaki Corporation Insulation displacement connector
US10615536B2 (en) 2018-01-18 2020-04-07 Autonetworks Technologies, Ltd. Electric cable cover and connector

Also Published As

Publication number Publication date
JPH0117253B2 (ja) 1989-03-29

Similar Documents

Publication Publication Date Title
EP0379298B1 (en) Method of forming an electrode for an electron emitting device
WO2017155872A1 (en) Techniques for manipulating patterned features using ions
US6235626B1 (en) Method of forming a gate electrode using an insulating film with an opening pattern
EP0443348B1 (en) Fine processing method using oblique metal deposition
US4108717A (en) Process for the production of fine structures consisting of a vapor-deposited material on a base
US3951708A (en) Method of manufacturing a semiconductor device
JPS618952A (ja) 配線形成方法
JPS58222553A (ja) 半導体装置の製造方法
EP0302647A1 (en) Aluminum plug using insulating sidewall space
JPS6110257A (ja) パターン化した導電層上に絶縁体を形成する方法
JP3550276B2 (ja) 半導体装置の製造方法
CN116988065A (zh) 一种类光栅结构金属电极制造方法和电极
JPH03297150A (ja) 半導体装置の製造方法
JPH03201529A (ja) 半導体装置の製造方法
KR0147716B1 (ko) 자기정렬콘택 형성방법
JPH03230579A (ja) 半導体装置の製造方法
JPH04199514A (ja) 半導体集積回路装置の製造方法
JP2577996B2 (ja) 画像表示装置の製造方法
KR100223796B1 (ko) 디램 셀 제조방법
JPS6346152B2 (ja)
JPH03101229A (ja) 半導体集積回路装置の製造方法
JPH03259528A (ja) 半導体装置の製造方法
JPS628030B2 (ja)
JPS62222657A (ja) 導体配線およびその形成方法
JPS61292916A (ja) コンタクト孔形成法