JPS6110257A - パターン化した導電層上に絶縁体を形成する方法 - Google Patents

パターン化した導電層上に絶縁体を形成する方法

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JPS6110257A
JPS6110257A JP60128392A JP12839285A JPS6110257A JP S6110257 A JPS6110257 A JP S6110257A JP 60128392 A JP60128392 A JP 60128392A JP 12839285 A JP12839285 A JP 12839285A JP S6110257 A JPS6110257 A JP S6110257A
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    • H01L21/31055Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はパターン化した第1導電層を具え、前記導電層
はこの導電層の隣接部分より上に上向きに突出する部分
を有し、さらに電気絶縁層を具え、前記電気絶縁層は、
前記導電層および本体の隣接部分上に、前記絶縁層の一
部分が前記絶縁層の隣接部分より上に特に前記絶縁層の
突出部分の位置において上向きに突出するように形成さ
れている本体上に絶縁層を形成する方法に関するもので
ある。
能動半導体領域をケイ素ウェハーの表面に沿って分離す
る従来技術は酸化物による分離であって、この技術では
二酸化ケイ素の厚い絶縁フィールド領域を能動領域の回
りの側面に成長させる。かかるデバイスにおける能動領
域の端縁に沿った区域において、フィールド酸化物は酸
化物の隣接部分およびケイ素領域より上に上向きに突出
する鳥の頭の形状をしていることが多い。
能動領域の所定の部分に対する電気接点は、酸化物およ
びケイ素領域の上に横たわるパターン化した導電層によ
って作られる。普通導電層は金属層を構体の頂面上に堆
積させ、次いで金属の望ましくない部分を除去すること
により生成する。この結果、生成する上側表面に沿って
少くとも2種の高さの差が生ずる。一方の高さの差は鳥
の頭の上の金属部分の頂面から隣接金属の頂面までの間
で生ずる。他方の高さの差は残りの金属の端縁において
生ずる。
他のパターン化した金属層を使用しようとする場合には
、先ず構体の上側表面の上に絶縁層を堆積さ・ける。一
般的にこの絶縁層の頂面の状態が第1金属層の状態に影
響を及ぼす。米国特許第3.962.779号(アール
・ニドワード等)は、例えば、絶縁層の頂面が鳥の頭の
上で最大高さに達し、第1金属層の端縁を越えた区域で
最小高さに低下することを示している。かかる表面ので
こぼこは第2金属層による良好な被覆を設ける際に困難
を生ずる。
この種類の構体におけるかかる非平坦性は、例えば米国
特許第4,025,411号(ワイ・ホムーマ等)に記
載されているように、鳥の頭をいくつかまたは全部除去
することにより軽減することができる。
この米国特許によれば、フォトレジスト層を鳥の頭の上
および構体の隣接部分の上に、ホトレジスト層の上側表
面がほぼ平坦になるように形成する。
次いでこの構体をスパッタエツチングする。この際フォ
トレジストおよび二酸化ケイ素はほぼ同じ割合で侵され
る。従って、鳥の頭は除去されるが、酸化物分!11領
域の隣接部分は除去されない。表面の非平坦性を減少す
る際には、エツチングを全く注意深く制御して能動領域
中への貫入を回避する必要がある。
前記米国特許によれば、平坦面上に位置するパターン化
した金属層上に形成された絶縁層を平坦化する際に類似
の技術を使用する。鳥の頭は存在しない。はぼ平坦な上
側表面を存する重合体層を金属の上および絶縁層の隣接
部分の上に形成する。
次いでこの構体をイオンビームによって処理して金属が
露出するまで平坦面を下げる。この技術はある限定され
た用途では有用であるが、この技術は第1金属が鳥の頭
の上に横たわりかつこれを上に横たわる第2金属層の部
分から電気的に分離する必要がある場合にまでは及ばな
い。
本発明の目的は電気絶縁性を犠牲にゼずに表面の非平坦
性を減少する方法によって構体を製造することにある。
本発明方法は特に鳥の頭が表面の非平坦性の原因となっ
ている酸化物で分離された半導体デバイスに適用できる
が、また類似の表面の不規則性が存在する他のデバイス
にも適用される。
本発明方法は、実質的に平坦な表面を有する追加層を前
記絶縁層上に形成し、前記絶縁層の材料より著しく前記
追加層の材料を侵す第1エツチング剤により前記追加層
をエツチングすることによって、前記絶縁層の突出部分
の少くとも一部分を露出さセ、次いで前記追加層の残部
および前記絶縁層を、これが露出状態になるまで、前記
絶縁層および前記追加層の材料を実質的に同じ割合で侵
す第2エツチング剤によりエツチングすることを特徴と
する。
導電層の突出部分は、例えば、酸化物分離領域の烏の頭
によって生成することができる。電気絶縁層が導電層の
上および本体の隣接部分の上に形成された際に、導電層
の突出部分の位置における絶縁層の部分が同様に上向き
に突出する。
平坦な上側表面を有する追加層は普通、ホトレジスト層
を堆積させ、次いでこれを表面がほぼ平坦になるまで加
熱すること妃よって、絶縁層上に形成される。絶縁層の
、例えば、エツチングによる露出は、その突出部分に隣
接する絶縁層の部分が露出しないうちに終らせるのが普
通である。
第2エツチング剤によるエツチングは導電層のどの部分
も露出しないうちに終らせるのが普通である。従って、
絶縁性上側表面は、この絶縁性上側表面が導電層の上側
表面にほぼ合致している導電層の突出部分の上を除き、
はぼ平坦である。
そこで介在部分を形成するための1個以上の開口を、導
電層に達するまで絶縁層の残部中にエツチングすること
ができる。絶縁層の残部は導電層の側方端縁を越えた部
分では前記端縁の上の部分より厚さが厚いので介在部分
は大きすぎる大きさにするm=すなわち、導電層の下に
ある部分より幅を厚くするm=ことができ、しかも介在
部分は導電層に隣接する絶縁材料を貫通ずることはない
これにより絶縁祠料の下の材料中への望ましくない侵入
が回避される。次いで第2のパターン化した導電層を絶
縁層の残部の上に形成する。導電層は介在部分を介して
選択的に互に接触する。第1導電層の突出部分において
導電層のある部分間の接触が望ましくない場合には、絶
縁層の残部の合致する部分が所要の分離を提供する。
本発明を図面を参照して例について説明する。
第1a〜1g図は酸化物で分離された半導体構体の製造
工程を示す正面図であって、この半導体構体は高度の平
坦特性を有し、これにより多重導電層の使用が容易にな
る。第2e〜2g図はそれぞれ第1e〜Ig図に示す工
程の側面図である。特記しない限り、次の操作を大気圧
および常温(約25℃)で行う。
出発材料は半導体本体10で、本体10は適当なP形お
よび/またはN形半導体不純物を1・−ブした単結晶ケ
イ素基板を有する。本体10は基板の頂面に沿ってエピ
タキシャル層(図面には明示されていない)を有するこ
とができる。
厚さ約1゜4ミクロンの厚い二酸化ケイ素の電気絶縁領
域12を従来技術によって本体IOの上側表面に沿って
成長させて能動半導体領域14の側面を取囲み、これに
よりこの領域を他のかかる能動半導体領域から分離する
。これは代表的な例では、本体10の上側表面に沿って
オキシ窒化ケイ素層を形成し、このオキシ窒化ケイ素層
中および酸化物の分離領域12に予定されている位置で
下にあるケイ素中に溝を形成し、次いでこの構体を加熱
して領域12を成長させることにより行われる。次の工
程では、オキシ窒化物層を除去し、次いで種々のN形お
よび/またはP形の領域(図示せず)を領域14に形成
する。単結晶ケイ素以外の物質を領域14の頂面から除
去する。かくして第1a図に示す構体が得られる。
酸化物による分離処理の結果として、フィールド酸化物
領域12は領域14の端縁に沿って鳥の頭の形状をした
上向き突出部16を有する。鳥の頭16はこれに隣接す
る絶縁体12の主要部分18より上に約0.4ミク−]
ン突出し、能動領域14よリートに先の場合より数1−
ナノメーク小さく突出する。
厚さ約0.5ミクロンのパターン化した導電層20を第
1h図に示すように鳥の頭16並びにこれに隣接する領
域14および18の部分上に形成する。導電層20は、
厚さ0.5χの銅を含有するアルミニウム合金のような
金属の層を構体の上側表面全体の上に堆積さ・l、層2
0に予定されている位置の上にフォトレジストマスクを
形成し、次いで金属層の望ましくない部分を三塩化ホウ
素と塩素とからなるプラズマのようなエツチング剤によ
って除去するごとにより形成する。第1b図において、
層20はこの図の平面に平行に延在する導体トラックで
ある。層20の部分22はこれに隣接する層20の部分
より一ヒに上向きに突出する。
約12%の五酸化リンを含有する一酸化ケイ素の電気絶
縁層24を第1c図に示すように構体の頂面の全体のl
−&こ化学的に蒸着させる。リン−ケイ酸塩ガラス(I
’SG)層24は平均1.4ミクロンの厚さを有する。
ごの堆積は大気圧で行われるので、金属突出部22の上
には僅かに多量のPSGが堆積する。この結果、誘電層
24は金属突出部22の上に厚さ約1.55ミクロンの
上向き突出部分26を有する。これにより約0.55ミ
クロンの高さの差1uが、酸化物突出部分26の頂面と
、主要フィールド酸化物部分18の上の導体20の上に
横たわる絶縁体24の隣接部分の頂面との間に存在する
。導体20の端縁における段差が絶縁層24に大きな影
響を与える。従って、約0.5ミクロクの高さの差が、
主要絶縁部分18と接触する層24の部分の頂面と、層
20の上の層24の隣接部分の頂面との間に存在する。
約1.2ミクロンのハントのポジティブ・フォトレジス
ト(Hunt’s Po5itive Photore
sist)204を誘電体24の上側表面全体の上に堆
積させる。このフォトレジストを103℃で30分間熱
処理し、次いで平行な方向を有する放射に曝す。次いで
このフォトレジストを200℃で30分間加熱する。か
かる処理によりフォトレジストは第1d図に示すように
極めて平坦な上側表面を有する層28になるまで流れる
この構体は、例えば、AM[8110へキソイダル(h
exoidal)プラズマ反応器(アプライド・マテリ
アルス社製)内に置く。この反応器を80ミリトル(m
illii、orr)の圧力まで排気する。この構体に
流量80標準cIa/分(SCCM)の酸素からなるプ
ラズマを5.5分間作用さ〜口る。反応器に対するRF
小出力1.350ワツトである。酸素プラズマは層24
のPSGより著しく (有効に無限に)層28のフォト
レジスト膏侵ず。かくして、第1eおよび2a図に示す
ように、フォトレジスト層28がエツチング除去された
際に突出部26の一部分が露出する。突出部分26の露
出部分は生成する層28の残部の上側表面より上に約0
.35ミクロン突出する。
この構体がブラスマ反応器内に置かれている間に、この
構体に流133sccMの酸素と47SCCMの四フッ
化炭素とからなるプラズマを14分間作用させる。
RF小出力I 、 350ワツトに維持する。酸素/四
フッ化炭素プラズマはフォトレジストおよびPSGを同
じ割合と極めて近い割合で侵す。フォトレジスト層2日
および絶縁層24の一ト側表面の材料は露出するにつれ
て漸次除去される。上側表面は第1fおよび2f図の構
体が達成されるまで、すべての点においてほぼ同程度下
方に移動する。
導体20の端縁における段差は誘電体24の残部30に
は影響を及ぼさない。絶縁性突出部分26の残部32は
導電性突出部分22の上側表面にほぼ合致している。絶
縁性上側表面の最低部と最高部との高さの差1.は約0
.35ミクロンにすぎない。従って絶縁体30は、部分
32における最小値約0.9ミクロンから、誘電体30
が主要フィールド酸化物部分18と隣接する箇所におけ
る最大値約1.4ミクロンまで変化する厚さを有する。
酸化物の厚さも誘電体30が能動領域14と隣接する箇
所において約1.4ミクロンである。
第1図に示すような介在部分34のための開口を構体の
上側表面に沿った選定された位置において導体20に達
するまで絶縁体30中に形成する。かかる介在部分は、
代表的な例ではフォトレジストマスクを形成し、このホ
トレジストに開けた孔から従来のフッ化水素酸溶液によ
る2、5分間の処理とCl1F3/ COz/lleプ
ラズマによる3分間の処理との組合せによってエツチン
グし、次いでこのフォトレジストマスクを除去するごと
により形成づる。介在部分34が僅か重なり合わないよ
うに示されている第211!図から分るように、介在部
分34は大きすぎる大きさに作りしかも導体20に隣接
する絶縁体30の全体を貫通しないように作ることがで
きる。層30の厚さは層20の端縁を越えた部分で−・
層厚くなっているのでエツチングに対する所要の完全な
縁部が擢供される。
厚さ1.0ミクロンのパターン化した導電層36を構体
のI−側表面」二に形成する。導電層36は、0.5χ
の銅を含有するアルミニウム合金のような金属の層を−
1−側表面全体の上に堆積させ、層36に予定されてい
る位置の上にフォトレジストマスクを形成し、次いで金
属層の望ましくない部分を」二連のアルミニウム・エツ
チング剤によって除去することにより生成する。第1B
図は層36の2個の部分を示し、これらの各部分は鳥の
頭16の上に部分的に位置しかつ図面の平面に垂直に延
在する導電体トラックである。これらのトランクの一方
は介在部分34を介して突出導電部分22と接触し、こ
れらのトラックの他方は突出する絶縁性部分32によっ
て突出部分22から絶縁されている。そこで構体を従来
方法で仕上げることができる。
本発明を特定の例について説明したが、かかる説明は例
示のためのものであるにすぎず、本発明の範囲を限定す
るものと解すべきでない。例えば、絶縁体24はどの部
分においてもほぼ一定の厚さを有するように形成するこ
とができる。層2日のためのほぼ平坦な上側表面は上述
の堆積/加熱技術以外の技術で生成することができる。
層28の形成にフォトレジスト以外の材料を使用するこ
とができる。金属合金の代りにドープした多結晶ケイ素
を導体20および36のそれぞれのために使用すること
ができる。従って、当業者は種々の修正、変更および適
用を本発明の真の範囲および精神から逸脱することなく
行うことができる。
【図面の簡単な説明】
第1a、 lb、 lc、 ld、 le、 Ifおよ
び1g図は本発明方法の各段階に才、ける半導体構造の
断面図、第2e、 2fおよび2+!図はそれぞれ第1
e、 Ifおよび1g図における2e−2e、 2f−
2fおよび2g−2g面で切断した半導体構造の断面図
である。 lO・・・半導体本体 12・・・電気絶縁領域 (分離領域、フィールド酸化物領域、絶縁体)14・・
・能動半導体領域(能動領域)16・・何1向き突出部
分(鳥の頭) 18・・絶縁体12の主要部分 (主要フィールド酸化物部分、主要絶縁部分)20・・
・導電層(導体)

Claims (1)

  1. 【特許請求の範囲】 1、パターン化した第1導電層を具え、前記導電層はこ
    の導電層の隣接部分より上に上向きに突出する部分を有
    し、さらに電気絶縁層を具え、前記電気絶縁層は、前記
    導電層および本体の隣接部分上に、前記絶縁層の一部分
    が前記絶縁層の隣接部分より上に特に前記絶縁層の突出
    部分の位置において上向きに突出するように形成されて
    いる本体上に絶縁層を形成するに当り、実質的に平坦な
    表面を有する追加層を前記絶縁層上に形成し、前記絶縁
    層の材料より著しく前記追加層の材料を侵す第1エッチ
    ング剤により前記追加層をエッチングすることによって
    、前記絶縁層の突出部分の少くとも一部分を露出させ、
    次いで前記追加層の残部および前記絶縁層を、これらが
    露出状態になるまで、前記絶縁層および前記追加層の材
    料を実質的に同じ割合で侵す第2エッチング剤によりエ
    ッチングすることを特徴とするパターン化した導電層上
    に絶縁体を形成する方法。 2、前記突出部分に隣接する前記絶縁層の部分が露出し
    ないうちに前記絶縁層の露出を終らせる特許請求の範囲
    第1項記載の方法。 3、前記導電層のどの部分も露出しないうちにエッチン
    グ工程を終らせる特許請求の範囲第2項記載の方法。 4、介在部分のために、前記絶縁層を通って前記導電層
    に達する開口を作り、前記絶縁層の残部および前記導電
    層の露出部分に第2のパターン化した導電層を設ける特
    許請求の範囲第3項記載の方法。 5、前記介在部分のための開口を大きすぎる大きさに作
    り、前記開口が前記第1導電層の端縁に隣接する前記絶
    縁層の残部の全体を貫通する前に開口工程を終らせる特
    許請求の範囲第4項記載の方法。 6、前記追加層がホトレジストから構成されている特許
    請求の範囲第1項記載の方法。 7、前記追加層を形成する工程をホトレジスト層を前記
    絶縁層上に堆積させる工程、および前記フォトレジスト
    層をその上側表面が極めて平坦になるまで加熱する工程
    から構成する特許請求の範囲第6項記載の方法。 8、前記絶縁層は大部分が半導体酸化物から構成されて
    いる特許請求の範囲第7項記載の方法。 9、前記第1エッチング剤が酸素からなるプラズマであ
    る特許請求の範囲第8項記載の方法。 10、第2エッチング剤が酸素およびハロカーボンから
    なるプラズマである特許請求の範囲第9項記載の方法。 11、前記半導体酸化物が二酸化ケイ素からなり、前記
    ハローカーボンが四フッ化炭素からなる特許請求の範囲
    第10項記載の方法。 12、前記本体は一方の表面上にパターン化した電気絶
    縁領域を有す単結晶半導体構体からなり、前記絶縁領域
    は特に前記導電層の突出部分の位置において、前記絶縁
    領域の隣接部分より上に上向きに突出する端縁部分を有
    し、前記導電層の厚さはほぼ一定である特許請求の範囲
    第1項記載の方法。 13、前記絶縁層を化学蒸着により形成する特許請求の
    範囲第12項記載の方法。 14、前記絶縁層を大気圧において形成する特許請求の
    範囲第13項記載の方法。 15、前記絶縁層の突出部分は前記絶縁層の隣接部分よ
    り厚さが厚い特許請求の範囲第14項記載の方法。 16、前記絶縁層はほぼ一定の厚さに形成されている特
    許請求の範囲第15項記載の方法。
JP60128392A 1984-06-15 1985-06-14 パターン化した導電層上に絶縁体を形成する方法 Expired - Fee Related JPH0750702B2 (ja)

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4708767A (en) * 1984-10-05 1987-11-24 Signetics Corporation Method for providing a semiconductor device with planarized contacts
JPS62282446A (ja) * 1986-05-31 1987-12-08 Toshiba Corp 半導体装置の製造方法
NL8701717A (nl) * 1987-07-21 1989-02-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een geplanariseerde opbouw.
US6074569A (en) * 1997-12-09 2000-06-13 Hughes Electronics Corporation Stripping method for photoresist used as mask in Ch4 /H2 based reactive ion etching (RIE) of compound semiconductors
US6319796B1 (en) 1999-08-18 2001-11-20 Vlsi Technology, Inc. Manufacture of an integrated circuit isolation structure
CN107665829B (zh) * 2017-08-24 2019-12-17 长江存储科技有限责任公司 晶圆混合键合中提高金属引线制程安全性的方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58135645A (ja) * 1982-02-08 1983-08-12 Fujitsu Ltd 半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3962779A (en) * 1974-01-14 1976-06-15 Bell Telephone Laboratories, Incorporated Method for fabricating oxide isolated integrated circuits
DE2547792C3 (de) * 1974-10-25 1978-08-31 Hitachi, Ltd., Tokio Verfahren zur Herstellung eines Halbleiterbauelementes
US4044454A (en) * 1975-04-16 1977-08-30 Ibm Corporation Method for forming integrated circuit regions defined by recessed dielectric isolation
JPS5383467A (en) * 1976-11-30 1978-07-22 Nec Corp Production of semiconductor device
JPS53129970A (en) * 1977-04-20 1978-11-13 Hitachi Ltd Production of semiconductor device
US4222816A (en) * 1978-12-26 1980-09-16 International Business Machines Corporation Method for reducing parasitic capacitance in integrated circuit structures
IE52971B1 (en) * 1979-07-23 1988-04-27 Fujitsu Ltd Method of manufacturing a semiconductor device wherein first and second layers are formed
JPS5648140A (en) * 1979-09-27 1981-05-01 Seiko Epson Corp Manufacture of semiconductor device
JPS56108264A (en) * 1980-01-31 1981-08-27 Nippon Telegr & Teleph Corp <Ntt> Manufacture of semiconductor device
JPS5750436A (en) * 1980-09-12 1982-03-24 Fujitsu Ltd Manufacture of semiconductor device
US4481070A (en) * 1984-04-04 1984-11-06 Advanced Micro Devices, Inc. Double planarization process for multilayer metallization of integrated circuit structures

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58135645A (ja) * 1982-02-08 1983-08-12 Fujitsu Ltd 半導体装置の製造方法

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