JPS58135645A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58135645A JPS58135645A JP57019071A JP1907182A JPS58135645A JP S58135645 A JPS58135645 A JP S58135645A JP 57019071 A JP57019071 A JP 57019071A JP 1907182 A JP1907182 A JP 1907182A JP S58135645 A JPS58135645 A JP S58135645A
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- Japan
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- film
- adhered
- organic insulating
- semiconductor substrate
- si3n4
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
幹）発明の技術分野
本発明は半導体装置の製造方法のうち、特に半導体基板
と面を被覆する窒化シリコン（５ｉ３Ｎ４ ）膜からな
る保護絶縁膜の形成方法に関する。
と面を被覆する窒化シリコン（５ｉ３Ｎ４ ）膜からな
る保護絶縁膜の形成方法に関する。
（至）技術の背景
半導体集積回路（工Ｃ）などの半導体装置は、周知のよ
うに半導体基板（ウェハー）上に複数の半導体素子が形
成され、これを裁断して角形のチップにして、パッケー
ジに取り付けられるが、電極配線され大半導体素子の土
面には保護絶縁膜が被覆されて、外部からの塵埃の付着
や不純物イオンの侵入を防止する構成がなされる。
うに半導体基板（ウェハー）上に複数の半導体素子が形
成され、これを裁断して角形のチップにして、パッケー
ジに取り付けられるが、電極配線され大半導体素子の土
面には保護絶縁膜が被覆されて、外部からの塵埃の付着
や不純物イオンの侵入を防止する構成がなされる。
このような電極配線形成後の保護絶縁膜（パッシベーシ
ョンＭ）は当然電気的に安定で、純度が高いことが大切
であり、燐けい酸ガフス（ＰＳＧ）膜、酸化シリコン（
５ｉＯｓ ） ＠、 電化シリコン（Ｓｉ８Ｎ４ ）
１１１．酸化ｙｔｖｉ＝ｆｙム（Ａｌｔｏｓ ）８１１
６るいは有機絶縁膜などが使用されるが、有機絶縁Ｓを
除＜、ｘａｌ物膜即ちＰＳＧ膜、 ５ＬＯＢ 暎Ｊｋ
１２、、Ｏａ ａｌｌなどは通常低温度成長が可能な化
学気相成長法又はプラズマ気相成長法で被着させており
、一般に熱生成されたＳｉｎ、膜に比べてや−パッシベ
ーション効果が劣り、また有機絶縁膜で有機物が残存す
ると耐熱性その池点で無機物膜に劣る。
ョンＭ）は当然電気的に安定で、純度が高いことが大切
であり、燐けい酸ガフス（ＰＳＧ）膜、酸化シリコン（
５ｉＯｓ ） ＠、 電化シリコン（Ｓｉ８Ｎ４ ）
１１１．酸化ｙｔｖｉ＝ｆｙム（Ａｌｔｏｓ ）８１１
６るいは有機絶縁膜などが使用されるが、有機絶縁Ｓを
除＜、ｘａｌ物膜即ちＰＳＧ膜、 ５ＬＯＢ 暎Ｊｋ
１２、、Ｏａ ａｌｌなどは通常低温度成長が可能な化
学気相成長法又はプラズマ気相成長法で被着させており
、一般に熱生成されたＳｉｎ、膜に比べてや−パッシベ
ーション効果が劣り、また有機絶縁膜で有機物が残存す
ると耐熱性その池点で無機物膜に劣る。
しかし、そのうち８１８Ｎ４１１Ｉは熱生成Ｓｉｎｇ
＠を含む池の膜よりはるかに強い耐湿性があり、又、ア
ルカリイオンに対する阻止力もあって、且つ酸素に対す
るマスク効果も大きいため、近年半導体素子の上面に５
１８Ｎ４１１１を被着する方法が用いられている。
＠を含む池の膜よりはるかに強い耐湿性があり、又、ア
ルカリイオンに対する阻止力もあって、且つ酸素に対す
るマスク効果も大きいため、近年半導体素子の上面に５
１８Ｎ４１１１を被着する方法が用いられている。
（Ｑ） 従来技術と問題点
ところが、 ５ｉａＮ４膜はすぐれたバラＶぺ−Ｖヨン
効果があるものの、ヤング率のような真正応力が大きい
ため、歪によりクラックが入りやすく、特に凹凸面の多
い面上に被着させると、多数のマイクロクラックが発生
し、バツシベーＶＭン効果が失なわれる欠点がおる。第
１図し）、（至）はその例で、被着したＳｉ、ａＮ＋Ｉ
Ｉ ｌはアルミニウム（ＡＩ）配線２の側面に特に圧縮
ストレスが加わりやすくて、側面角隅部にクラックの発
生が多い。
効果があるものの、ヤング率のような真正応力が大きい
ため、歪によりクラックが入りやすく、特に凹凸面の多
い面上に被着させると、多数のマイクロクラックが発生
し、バツシベーＶＭン効果が失なわれる欠点がおる。第
１図し）、（至）はその例で、被着したＳｉ、ａＮ＋Ｉ
Ｉ ｌはアルミニウム（ＡＩ）配線２の側面に特に圧縮
ストレスが加わりやすくて、側面角隅部にクラックの発
生が多い。
七のため、従来は５ｉａＮ＊’ｌｌをプラズマＣ！ＶＤ
ｄで被着させる際に、Ｓｌを多くした５ｉＸＮＹ （Ｘ
＞工）構造にして膜貿を軟化させる方法、あるいは下
ＭＩＩＫ Ｓｉｎｇ Ｗ４又ハＰ Ｓ ｏ＊を被着り、
−ｔ＋７）上に薄い（２０００Ａ以下） Ｓｉ３Ｎ４
膜を被着する方法などが採られているが、それでは８１
ａＮ＊ＩＩは必ずしも所期のパッシベーション効果をえ
ることができない。
ｄで被着させる際に、Ｓｌを多くした５ｉＸＮＹ （Ｘ
＞工）構造にして膜貿を軟化させる方法、あるいは下
ＭＩＩＫ Ｓｉｎｇ Ｗ４又ハＰ Ｓ ｏ＊を被着り、
−ｔ＋７）上に薄い（２０００Ａ以下） Ｓｉ３Ｎ４
膜を被着する方法などが採られているが、それでは８１
ａＮ＊ＩＩは必ずしも所期のパッシベーション効果をえ
ることができない。
■ 発明の目的
本発明は上記の欠点を除去し、上面に被着した８１ａＮ
＊１１１が充分なバツシベーンヨン効果を有する形成方
法を提案するものである。
＊１１１が充分なバツシベーンヨン効果を有する形成方
法を提案するものである。
（ｅ） 発明の構成
その目的は、凹凸面を有する半導体基板上面に。
予め５１０２膜又はＰＳＧ膜を被着して平坦面とし、あ
るいは凹部に有機絶縁膜を埋めて、全面をゆるやかな起
伏をもつ平滑面とした後、５ｉ４Ｎ４１１１を被着する
製造方法によって達成することができる。
るいは凹部に有機絶縁膜を埋めて、全面をゆるやかな起
伏をもつ平滑面とした後、５ｉ４Ｎ４１１１を被着する
製造方法によって達成することができる。
（ト）発明の実施例
以下、図面を参照して詳細に説明すると第２図ないし第
４図はその一実施例の工程順断面図を示す。先づ、第２
図に示すように半導体基板８上に形成された膜厚Ｌｐｍ
（ＱＡｌ配線２の上面に化学気相成長法、又はプラズマ
ＣＶＤ法によ−）テｌ１ｌｌ厚１μｍ程度のＰＳＧ＠４
を被着させ、更にその上にｍ厚数１００ＯＡのフォトレ
ジスト膜６をスピンコーターで塗布し、１００℃前後で
ベーキングして固化させる。上記のＰＳＧｌ１４の代り
に同じく化学気相成長法、又はプラズマＣＶＤ法によっ
て８１０２ 膜を同様の膜厚に被着させてもよい。これ
らの化学気相成長法、又はプラズマＣＶＤ法では基板を
４００〜４５０℃に加熱して被着させる低温処理である
からＡＪ配線が溶けることはない。 次に、第８図
に示すようにその上からフォトレジスト膜５とＰＳＧ＠
４とに対する゛エツチング速度が同一のＶライエツチン
グ法、例えばアルゴンイオンを用いたイオンエツチング
法などの物理的に食刻するエツチング法を使用して、全
面を一様にエツチングする。そうすると、前工程で塗布
したフオトレジス）ＩＩＩ５が塗布した際の流動性で表
面が平坦な面となっていて、その上から全面一様にエツ
チングされるので、平坦面が保持されたままエツチング
され、フォトレジスト１ｌＩＩ６がすべて除去された時
点でエツチングを中止すると、ＰＳＧ＠４が露出した平
坦な表面（あるいは一部ＡＩ配線が露出してもよい）が
えられる。
４図はその一実施例の工程順断面図を示す。先づ、第２
図に示すように半導体基板８上に形成された膜厚Ｌｐｍ
（ＱＡｌ配線２の上面に化学気相成長法、又はプラズマ
ＣＶＤ法によ−）テｌ１ｌｌ厚１μｍ程度のＰＳＧ＠４
を被着させ、更にその上にｍ厚数１００ＯＡのフォトレ
ジスト膜６をスピンコーターで塗布し、１００℃前後で
ベーキングして固化させる。上記のＰＳＧｌ１４の代り
に同じく化学気相成長法、又はプラズマＣＶＤ法によっ
て８１０２ 膜を同様の膜厚に被着させてもよい。これ
らの化学気相成長法、又はプラズマＣＶＤ法では基板を
４００〜４５０℃に加熱して被着させる低温処理である
からＡＪ配線が溶けることはない。 次に、第８図
に示すようにその上からフォトレジスト膜５とＰＳＧ＠
４とに対する゛エツチング速度が同一のＶライエツチン
グ法、例えばアルゴンイオンを用いたイオンエツチング
法などの物理的に食刻するエツチング法を使用して、全
面を一様にエツチングする。そうすると、前工程で塗布
したフオトレジス）ＩＩＩ５が塗布した際の流動性で表
面が平坦な面となっていて、その上から全面一様にエツ
チングされるので、平坦面が保持されたままエツチング
され、フォトレジスト１ｌＩＩ６がすべて除去された時
点でエツチングを中止すると、ＰＳＧ＠４が露出した平
坦な表面（あるいは一部ＡＩ配線が露出してもよい）が
えられる。
次ニ、第４図に示すようにその上にプラズマＣＶＤ法Ｋ
よって所ＷＯ３１ａＮ４１１６を膜厚数ｔｏｏ。
よって所ＷＯ３１ａＮ４１１６を膜厚数ｔｏｏ。
人に被着し、次いでｉの表面に公知の方法でｔ極廠７を
窓あけする。そうすると、平坦面に５ｉ３Ｎ４１１６が
被着されて、圧縮ストレス中引彊ストレスが少なくなり
、クラックの発生が消失して、厚いＳｉ８Ｎ４＠６でカ
バーされることになるためパッシベーション効果は著し
く向上する。
窓あけする。そうすると、平坦面に５ｉ３Ｎ４１１６が
被着されて、圧縮ストレス中引彊ストレスが少なくなり
、クラックの発生が消失して、厚いＳｉ８Ｎ４＠６でカ
バーされることになるためパッシベーション効果は著し
く向上する。
次いで、第６図ないし第７図は池の実施例の工程順断面
図を示しており、先づ第５図に示すように半導体基板８
上に形成された調厚ｌμ層のＡｌ配線２０Ｊ：Ｌｉｉに
ボリイｔｌ’ｌｌＪ１ｍ布し、８００〜４００Ｃでベー
キングして、膜厚数ｔｏｏｏλな−し１μｓＫ形成する
。このポリイミド膜８は上記したフォトレジスト膜と同
じく有機物であるが、粘性が大きく、流動性が少なく、
表面を平坦にすることはできないが、凹部を埋める程度
の流動性があり、凹部の隅は厚く被着する。尚、ポリイ
ミド膜は有機絶縁膜として最も耐熱性が高いものとして
知られている。
図を示しており、先づ第５図に示すように半導体基板８
上に形成された調厚ｌμ層のＡｌ配線２０Ｊ：Ｌｉｉに
ボリイｔｌ’ｌｌＪ１ｍ布し、８００〜４００Ｃでベー
キングして、膜厚数ｔｏｏｏλな−し１μｓＫ形成する
。このポリイミド膜８は上記したフォトレジスト膜と同
じく有機物であるが、粘性が大きく、流動性が少なく、
表面を平坦にすることはできないが、凹部を埋める程度
の流動性があり、凹部の隅は厚く被着する。尚、ポリイ
ミド膜は有機絶縁膜として最も耐熱性が高いものとして
知られている。
次に、酸素プラズマエツチング装置（灰化装置）を用い
て、被着したポリイミド膜８を垂直エツチングすると、
第６図に示すように一様にポリイミド膜が除去されて、
流動して多く被覆した凹部のみポリイミド膜７が残って
、表面はなだらかな起伏ある平滑面になる。
て、被着したポリイミド膜８を垂直エツチングすると、
第６図に示すように一様にポリイミド膜が除去されて、
流動して多く被覆した凹部のみポリイミド膜７が残って
、表面はなだらかな起伏ある平滑面になる。
次に、第７図に示すようにそのＪ：面にプラズマＣＶ
Ｄ 法Ｋ ヨッテ所望０ｓｉｓＮ＊ＩＩ９ ｔｌ＆着Ｌ
、次いで電極窓７を形成する。そうすれば、５ｉａＮ４
１１９はクラック発生のないカバー洟となり、パッシベ
ーション効果は向上する０本例ではポリイミド＠Ｓの代
妙に有機酸化シリコン液（ＣＬＤ）を塗布し、８００℃
で脱水縮合させて５ｉ０４ ＩＩとした後。
Ｄ 法Ｋ ヨッテ所望０ｓｉｓＮ＊ＩＩ９ ｔｌ＆着Ｌ
、次いで電極窓７を形成する。そうすれば、５ｉａＮ４
１１９はクラック発生のないカバー洟となり、パッシベ
ーション効果は向上する０本例ではポリイミド＠Ｓの代
妙に有機酸化シリコン液（ＣＬＤ）を塗布し、８００℃
で脱水縮合させて５ｉ０４ ＩＩとした後。
゛四弗化炭素（ＣＦ４ ）ガスを用いてプラズマエツチ
ングしても、同様の結果がえられ、凹部の隅のみに５ｉ
ｎ１１８１１を残存させて平滑面とすることかで自る。
ングしても、同様の結果がえられ、凹部の隅のみに５ｉ
ｎ１１８１１を残存させて平滑面とすることかで自る。
（２）発明の効果
上記実施例の説明から明らかなように、本発明は電ｆＩ
ｊｉ配線が形成されるなどして凹凸が生じた半導体基板
の表面に厚＜ＳｉａＮ４ｍを被覆する方法で、下層に化
学気相成長法、又はプラズマＣＶＤ法で被着したＳｉｎ
、膜、 ＰＳＧｌｌ［あるいは若干の有機絶縁膜を残存
させても、それらはた望面を平坦化又は平滑化するだけ
の目的で６す、５１４Ｎ４ａＩＩがもっているパッシベ
ーション効果は充分に発揮される。
ｊｉ配線が形成されるなどして凹凸が生じた半導体基板
の表面に厚＜ＳｉａＮ４ｍを被覆する方法で、下層に化
学気相成長法、又はプラズマＣＶＤ法で被着したＳｉｎ
、膜、 ＰＳＧｌｌ［あるいは若干の有機絶縁膜を残存
させても、それらはた望面を平坦化又は平滑化するだけ
の目的で６す、５１４Ｎ４ａＩＩがもっているパッシベ
ーション効果は充分に発揮される。
したがって、本発明によれば半導体装置の信頼性を一層
向上さすことができるものである。
向上さすことができるものである。
第１図し）、＠は従来の問題点を示す平面図と断面図、
第２図ないし第４図は本発明にか覧る一実施例の工程断
面図、第６図ないし第７図は同じく池の実施例の工程断
面図である。 図中、ｌ、６．９は電化シリコン膜、２はアルミニウム
ｆｋＡ機、８は半導体基板、４は燐けい酸ガフス膜、６
はフォトレジスト膜、７は電極窓、８はポリイミド膜を
示す・ 第１図 第２図 第３図 ム
第２図ないし第４図は本発明にか覧る一実施例の工程断
面図、第６図ないし第７図は同じく池の実施例の工程断
面図である。 図中、ｌ、６．９は電化シリコン膜、２はアルミニウム
ｆｋＡ機、８は半導体基板、４は燐けい酸ガフス膜、６
はフォトレジスト膜、７は電極窓、８はポリイミド膜を
示す・ 第１図 第２図 第３図 ム
Claims (2)
- （１） 凹凸面を有する半導体基板上面に、録１絶縁
暎として窒化シリコン膜を形成するに際し、予め燐けい
酸ガラス膜又は酸化シリコン膜を被着し、更にその上に
フォトレジスト膜を塗布し、次に該フォトレジスト膜と
燐けい酸ガフス膜又は酸化シリコン膜とに対するエツチ
ング速度を同一にしてエツチングし、燐けい酸ガフス膜
又は酸化シリコン膜を含む平坦面を形成した後。 上紀厘化シリコン膜を被着する工程が含まれてなること
を特徴とする半導体装置の製造方法。 - （２）凹凸面を有する半導体基板と面に、保護絶縁膜と
して電化ｙリコン膜を形成するに際し、予め有機絶縁ａ
ＩＩを塗布し、熟処理し、次に該有機絶縁膜を該有機絶
縁裏表面に対して垂直にエツチングして、凹部に該有機
絶縁膜を残存させて平滑（支）とした後、上記窒化シリ
コシ誤を被着する工程が含まれてなることを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57019071A JPS58135645A (ja) | 1982-02-08 | 1982-02-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57019071A JPS58135645A (ja) | 1982-02-08 | 1982-02-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58135645A true JPS58135645A (ja) | 1983-08-12 |
Family
ID=11989192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57019071A Pending JPS58135645A (ja) | 1982-02-08 | 1982-02-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58135645A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6110257A (ja) * | 1984-06-15 | 1986-01-17 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | パターン化した導電層上に絶縁体を形成する方法 |
| JPS6197839A (ja) * | 1984-10-18 | 1986-05-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61196555A (ja) * | 1985-02-26 | 1986-08-30 | Nec Corp | 多層配線の形成方法 |
| JPS63177442A (ja) * | 1987-01-16 | 1988-07-21 | Nec Corp | 半導体装置の製造方法 |
| JPS63308924A (ja) * | 1987-06-11 | 1988-12-16 | Nec Corp | 半導体装置 |
-
1982
- 1982-02-08 JP JP57019071A patent/JPS58135645A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6110257A (ja) * | 1984-06-15 | 1986-01-17 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | パターン化した導電層上に絶縁体を形成する方法 |
| JPS6197839A (ja) * | 1984-10-18 | 1986-05-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61196555A (ja) * | 1985-02-26 | 1986-08-30 | Nec Corp | 多層配線の形成方法 |
| JPS63177442A (ja) * | 1987-01-16 | 1988-07-21 | Nec Corp | 半導体装置の製造方法 |
| JPS63308924A (ja) * | 1987-06-11 | 1988-12-16 | Nec Corp | 半導体装置 |
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