DE3520083C2 - Verfahren zum Herstellen einer geglätteten Isolierung - Google Patents

Verfahren zum Herstellen einer geglätteten Isolierung

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Description

Die Erfindung betrifft ein Verfahren zum Herstellen einer geglätteten Isolierung mit den Merkmalen des Anspruches 1.
Eine übliche Technik zum Trennen aktiver Halbleitergebiete an der Oberfläche einer Siliziumplatte ist Oxidisolierung, wobei ein dickes isolierendes Gebiet aus Siliziumdioxid lateral um die aktiven Gebiete erzeugt wird. Am Rand der aktiven Gebiete hat bei derartigen Anordnungen das Oxid­ gebiet oft die Form eines Vogelkopfes, der benachbarte Teile der Oxid- und Siliziumgebiete überragt.
Elektrischer Kontakt mit bestimmten Teilen der aktiven Gebiete wird über eine strukturierte leitende Schicht gemacht, die auf den Oxid- und Siliziumgebieten liegt. Die leitende Schicht wird meistens durch Niederschlag einer Metallschicht auf der Oberseite der Struktur mit nach­ folgender Entfernung unerwünschter Teile des Metalls gebildet: Dabei entstehen mindestens zwei Arten von Höhen­ unterschied längs der restlichen oberen Fläche. Ein Höhen­ unterschied tritt von der Oberseite des Metallteils über dem Vogelkopf bis an die Oberseite des benachbarten Metalles auf. Ein anderer Höhenunterschied tritt an den Seiten des restlichen Metalles auf.
Wenn eine weitere strukturierte Metallschicht verwendet werden muß, wird zunächst auf der oberen Fläche der Struktur eine Isolierschicht niedergeschlagen. Das Profil der oberen Seite der Isolierschicht zeigt im all­ gemeinen das Profil der ersten Metallschicht. In US Patent 3.962.779 wird beispielsweise dargelegt, daß die Oberseite der Isolierschicht eine maximale Höhe erreicht über dem Vogelkopf und an Stellen jenseits der Ränder der ersten Metallschicht bis auf eine minimale Höhe sinkt. Diese Un­ ebenheit der Oberfläche ergibt Schwierigkeiten bei der einwandfreien Bedeckung mit der zweiten Metallschicht.
Eine derartige Unebenheit bei einer Struktur dieser Art läßt sich dadurch verringern, daß der Vogel­ kopf teilweise oder völlig entfernt wird, wie dies bei­ spielsweise in US Patent 4.025.411 beschrieben ist. Nach diesem Patent wird eine Photolackschicht auf dem Vogelkopf und auf den benachbarten Teilen der Struktur derart gebil­ det, daß die obere Fläche des Photolacks zum großen Teil eben ist. Daraufhin wird die Struktur einer Kathoden­ zerstäubungsbehandlung ausgesetzt, wobei der Photolack und das Siliziumdioxid (mit nahezu derselben Geschwindigkeit) angegriffen werden. Dadurch wird der Vogelkopf entfernt, ohne daß benachbarte Teile des Oxidisolierungsgebietes entfernt werden. Beim Verringern der Unebenheit der Ober­ fläche muß das Ätzen äußerst sorgfältig geregelt werden, und das Eindringen in die aktiven Gebiete muß vermieden werden.
Nach dem genannten Patent wird eine ähnliche Tech­ nik angewandt zum Glätten einer Isolierschicht, die auf einer strukturierten Metallschicht gebildet wird, die sich auf einer ebenen Oberfläche befindet. Ein Vogelkopf ist nicht vorhanden. Eine Polymerschicht mit einer zum großen Teil ebenen oberen Fläche wird auf dem Metall und auf benachbarten Teilen der Isolierschicht gebildet. Danach wird die Struktur einer Behandlung mit Hilfe eines Ionen­ strahles ausgesetzt, damit die ebene Oberfläche abgetragen wird, bis das Metall freigelegt ist. Obschon diese Tech­ nik bei einer beschränkten Anzahl von Anwendungen wirksam sein kann, ist diese nicht anwendbar in der Situation, in der das erste Metall auf einem Vogelkopf liegt und von einem Teil einer daraufliegenden zweiten Metallschicht elektrisch getrennt werden muß.
Aus JP-57-50436 A2 (englischsprach. Abstract) ist ein Verfahren zum Herstellen einer geglätteten Struktur auf einem Halbleiterkörper bekannt, bei dem zunächst durch das Ätzen einer zusätzlichen Schicht erhabene Teile einer isolierenden Schicht freigelegt werden. Die zusätzliche Schicht und die isolierende Schicht werden dann durch Ionenstrahlplätzen unter einem geeignet gewählten Einfallswinkel mit nahezu gleicher Geschwindigkeit geätzt, wobei eine unter der isolierenden Schicht anwesende Leiterspur freigelegt wird.
Aus JP-53-83467 A2 (englischsprach. Abstract) ist ein Verfahren zum Herstellen einer geglätteten Isolierung auf einem Halbleiterkörper bekannt, bei dem zunächst durch das Ätzen einer zusätzlichen Schicht erhabene Teile einer isolierenden Schicht freigelegt werden. Die zusätzliche Schicht und die isolierende Schicht werden dann in getrennten Schritten jeweils selektiv geätzt, so daß eine ebene Oberfläche entsteht.
Die Erfindung hat nun zur Aufgabe, ein Verfahren zum Herstellen einer geglätteten Isolierung anzugeben, daß die Unebenheit der Oberfläche verringert, ohne daß die elektrische Isolierleistung beeinträchtigt wird.
Diese Aufgabe wird erfindungsgemäß durch die Merkmale des Anspruches 1 gelöst.
Das erfindungsgemäße Verfahren läßt sich insbesondere bei Halbleiteranordnungen mit Oxidisolierungen anwenden, bei denen Vogelköpfe Unebenheiten in der Oberfläche verur­ sachen, aber auch bei anderen Anordnungen, in denen ähnliche Oberflächen Unregelmäßigkeiten vorhanden sind.
Der erhabene Teil der leitenden Schicht kann beispiels­ weise eine Folge des Vogelkopfes eines mit Hilfe von Oxid isolierten Gebietes sein. Wenn eine elektrisch isolierende Schicht auf der leitenden Schicht und auf benachbarten Teilen des Körpers gebildet wird, erstreckt sich der Teil der Isolierschicht an der Stelle des erhabenen Teils der Isolierschicht ebenfalls nach oben.
Die zusätzliche Schicht mit einer ebenen Oberfläche wird vorzugsweise dadurch auf der Isolierschicht gebildet, daß eine Photolackschicht angebracht und diese erwärmt wird, bis die Oberfläche zum großen Teil eben ist. Das Freilegen der Isolierschicht beispielsweise durch Ätzen, wird vorzugsweise beendet, bevor Teile der Isolierschicht neben dem erhabenen Teil derselben freigelegt werden.
Die Ätzbehandlung mit dem zweiten Ätzmittel wird beendet, bevor ein Teil der leitenden Schicht frei­ gelegt ist. Dadurch ist die isolierende obere Fläche zum großen Teil eben mit Ausnahme des Teils über dem erhabenen Teil der leitenden Schicht, wo die isolierende Oberfläche im allgemeinen der oberen Fläche der leitenden Schicht entspricht.
Eine oder mehrere Öffnungen zum Bilden von Durch­ verbindungen können nun durch den restlichen Teil der Iso­ lierschicht hindurch bis auf die leitende Schicht geätzt werden, dadurch daß der restliche Teil der Isolierschicht jenseits der seitlichen Ränder der leitenden Schicht dicker ist als darüber, kann (können) die Durchverbindung(en) mit übergroßen Abmessungen gemacht werden - d. h. breiter als der (die) darunter liegende(n) Teil(e) der leitenden Schicht - ohne neben der leitenden Schicht durch das Iso­ liermaterial hindurch zu gehen. Dadurch wird ein uner­ wünschtes Eindringen in das Material unter der Isolier­ schicht vermieden. Eine strukturierte zweite leitende Schicht wird danach auf dem restlichen Teil der Isolier­ schicht gebildet. Mittels der Durchverbindung(en) sind die leitenden Schichten selektiv miteinander in Kontakt. Wenn zwischen bestimmten Teilen der leitenden Schichten an der Stelle des erhabenen Teils der ersten leitenden Schicht kein Kontakt erwünscht ist, wird mit dem entsprechenden Teil des restlichen Teils der Isolierschicht die erforder­ liche Trennung erhalten.
Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher beschrie­ ben. Es zeigen
Fig. 1a, 1b, 1c, 1d, 1e, 1f und 1g je einen Schnitt durch eine Vorderansicht einer Halbleiterstruktur in mehreren Stufen der Herstellung mit Hilfe eines Ver­ fahrens nach der Erfindung,
Fig. 2e, 2f und 2g je im Schnitt eine Seitenan­ sicht der Struktur nach den Ebenen 2e-2e, 2f-2f bzw. 2g-2g in den Fig. 1e-1g.
Um gleichartige Elemente zu bezeichnen werden in den Zeichnungen und in der Beschreibung dieselben Bezugs­ zeichen verwendet.
In den Zeichnungen sind die Fig. 1a-1g Vorder­ ansichten für Schritte in der Herstellung einer durch Oxid­ isolierten Halbleiterstruktur mit einer sehr flachen Kon­ figuration, wodurch die Verwendung mehrfacher leitender Schichten erleichtert wird. Die Fig. 2e-2g zeigen Seiten­ ansichten der in den Fig. 1e-1g dargestellten Schritte. Wenn nicht anders angegeben, werden die Bearbeitungsschritte unter atmosphärischem Druck und bei Raumtemperatur (etwa 25°C) durchgeführt.
Es wird ausgegangen von einem Halbleiterkörper 10 mit einem einkristallinen Siliziumsubstrat, das mit ge­ eigneten P-leitenden und/oder N-leitenden Halbleiterver­ unreinigungen dotiert ist. Der Körper 10 kann eine Epitaxial­ schicht (in der Zeichnung nicht gesondert dargestellt) längs der oberen Seite des Substrates aufweisen.
Ein dickes elektrisch isolierendes Gebiet 12 aus Siliziumdioxid mit einer Dicke von etwa 1,4 µm wird längs der oberen Fläche des Halbleiterkörpers 10 entsprechend üblicher Techniken angebracht und zwar derart, daß dieses Gebiet ein aktives Halbleitergebiet 14 lateral umgibt und es dadurch von anderen gleichartigen aktiven Halbleiter­ gebieten isoliert. Dies erfolgt vorzugsweise dadurch, daß längs der oberen Fläche des Halbleiterkörpers 10 eine Siliziumoxinitridschicht gebildet wird, daß Rillen durch die Oxinitridschicht hindurch bis in das darunter liegende Silizium an der Stelle des anzubringenden elektrisch isolierenden Gebietes 12 gebildet werden und daß daraufhin die Struktur zum Anwachsen des elektrisch isolierenden Gebietes 12 erhitzt wird. In den nachfolgenden Schritten wird die Oxinitridschicht entfernt und es werden in dem aktiven Halbleitergebiet 14 mehrere N-leitende und/oder P-leitende Gebiete (nicht dargestellt) angebracht. Das ge­ samte Material, das kein einkristallines Silizium ist, wird von der oberen Fläche des Halbleitergebietes 14 ent­ fernt. Dadurch wird die in Fig. 1a dargestellte Struktur erhalten.
Infolge des Oxidisolierverfahrens hat das elek­ trisch isolierende Gebiet 12 einen erhabenen Teil 16 in Form eines Vogelkopfes längs des Randes des Halbleiter­ gebietes 14. Der Vogelkopf 16 überragt den benachbarten Hauptteil 18 des elektrisch isolierenden Gebietes 12 um etwa 0,4 µm und das aktive Halbleitergebiet 14 in der Größenordnung von 0,4 µm minus mehrere zehn Nanometer.
Eine strukturierte elektrisch leitende Schicht 20 mit einer Dicke von etwa 0,5 µm wird auf dem Vogelkopf 16 und den benachbarten Teilen des Halbleitergebietes 14 und des elektrisch isolierenden Gebietes 18 gebildet, wie dies in Fig. 1b dargestellt ist. Die leitende Schicht 20 wird durch Niederschlag einer Metallschicht, wie einer Legierung aus Aluminium mit 0,5% Kupfer, auf der gesamten Oberfläche der Struktur, durch die Bildung einer Photo­ lackmaske an der Stelle, wo die elektrisch leitende Schicht 20 angebracht werden muß und durch Entfernen der uner­ wünschten Teile der Metallschicht mit einem Ätzmittel, wie einem Plasma, das aus Bortrichlorid und Chlor besteht, gebildet. In Fig. 1b ist die elektrisch leitende Schicht 20 eine Leiterspur, die sich parallel zur Ebene der Figur er­ streckt. Wegen des Vogelkopfes 16 überragt ein Teil 22 der elektrisch leitenden Schicht 20 die benachbarten Teile der Schicht 20.
Eine elektrisch isolierende Schicht 24 aus Sili­ ziumdioxid mit etwa 12% Phosphorpentoxid wird auf der gesamten oberen Fläche der Struktur aufgedampft, wie dies in Fig. 1c dargestellt ist. Die elektrisch isolierende Schicht 24 in Form einer Phosphorsilikatglasschicht (PSG) hat eine mittlere Dicke von 1,4 µm. Da dieses Niederschla­ gen unter atmosphärischem Druck erfolgt, häuft sich etwas mehr PSG über dem Teil 22 der Schicht 20 auf. Dadurch hat die elektrisch isolierende Schicht 24 einen erhabenen Teil 26 mit einer Dicke von etwa 1,55 µm über dem metalle­ nen Schichtteil 22. Dadurch ergibt sich ein Höhenunterschied tu von etwa 0,55 µm zwischen der oberen Seite des erhabenen Teils 26 der Schicht 24 und der oberen Seite des benach­ barten Teils der elektrisch isolierenden Schicht 24, der auf der elektrisch leitenden Schicht 20 über dem Hauptteil 18 des elektrisch isolierenden Gebietes 12 liegt. Die durch die Ränder des Leiters 20 gebildeten Stufen werden zum großen Teil in die Isolierschicht 24 übernommen. Dadurch ergibt sich zwischen der oberen Seite des Teils der Schicht 24, der mit dem Hauptteil 18 des elektrisch isolierenden Gebietes 12 in Kontakt ist und der oberen Seite des benachbarten Teils der Schicht 24 über der Schicht 20 ein Höhenunterschied tL von etwa 0,5 µm.
Auf der gesamten oberen Fläche der elektrisch isolierenden Schicht 24 wird eine etwa 1,2 µm dicke Schicht eines positiven Photolackes angebracht. Der Photolack erfährt eine Wärmebehandlung bei 103°C während 30 Minuten und wird dann mit parallel gerichteter Strahlung belichtet. Danach wird der Photolack während 30 Minuten auf 200°C erhitzt. Dadurch wird der Photolack flüssig und es wird daraus eine Schicht 28 mit einer nahezu ebenen Oberfläche gebildet, wie dies in Fig. 1d angegeben ist.
Die Struktur wird beispielsweise in einen AME- 8110-Plasmareaktor gegeben (Erzeugnis von Applied Materials Inc.). Der Reaktor wird auf einen Druck von 10,64 Pa SI- Einheiten evakuiert. Die Struktur wird 5,5 Minuten einem Plasma ausgesetzt, das aus Sauerstoff mit einer Strömungs­ geschwindigkeit von 80 sccm (standard cubic centimeter) je Minute besteht. Die HF-Leistung für den Reaktor beträgt 1350 W. Das Sauerstoffplasma greift den Photolack in der Schicht 28 (nahezu unendlich) viel stärker an als das PSG in der Schicht 24. Wie in den Fig. 1e und 2e dargestellt, wird ein Teil des erhabenen Teils 26 dabei freigelegt, wenn die Photolackschicht 28 in Abwärtsrichtung geätzt wird. Der freigelegte Bereich des erhabenen Teils 26 er­ streckt sich über etwa 0,35 µm über die resultierende obere Fläche des restlichen Teils der Schicht 28.
Während sich die Struktur noch in dem Plasma­ reaktor befindet, wird sie während 14 Minuten einem Plasma ausgesetzt, das aus Sauerstoff (Strömungsgeschwindigkeit 33 sccm) und einem Tetrafluorkohlenstoff (Strömungsgeschwin­ digkeit 47 sccm) besteht. Die HF-Leistung bleibt 1350 W. Das Plasma, das aus Sauerstoff und Tetrafluorkohlenstoff besteht, greift den Photolack und das PSG mit nahezu der­ selben Geschwindigkeit an. Das Material der oberen Fläche der Photolackschicht 28 und der Isolierschicht 24 wird, wenn es freigelegt wird, allmählich entfernt. Die obere Fläche wird an allen Stellen über nahezu denselben Abstand abgesenkt, bis die Struktur der Fig. 1f und 2f erhalten ist.
Die Stufen am Rand des Leiters 20 sind im rest­ lichen Teil 30 der elektrisch isolierenden Schicht 24 nicht ausgebildet. Der restliche Teil 32 des erhabenen Teils 26 der Schicht 24 entspricht zum großen Teil der oberen Fläche des erhabenen Teils 22 der elektrisch lei­ tenden Schicht 20. Der Höhenunterschied tF zwischen dem niedrigsten und dem höchsten Teil der isolierenden oberen Fläche beträgt nur etwa 0,35 µm. Der restliche Teil 30 der elektrisch isolierenden Schicht 24 hat dadurch eine Dicke zwischen einem Minimum von etwa 0,9 µm bei dem Teil 32 und einem Maximum von etwa 1,4 µm an der Stelle, wo er an den Hauptteil 18 des elektrisch isolierenden Gebietes 12 grenzt. Die Oxiddicke beträgt auch etwa 1,4 µm an der Stelle, wo der restliche Teil 30 der elektrisch isolieren­ den Schicht 24 an das aktive Halbleitergebiet 14 grenzt.
Öffnungen für eine Durchverbindung 34, wie in Fig. 1g werden nun durch den restlichen Teil 30 der elek­ trisch isolierenden Schicht 24 hindurch bis auf die elek­ trisch leitende Schicht 20 an selektierten Stellen längs der oberen Fläche der Struktur gebildet. Die Durchver­ bindungen werden durch Anbringen einer Photolackmaske, durch Ätzen mittels Löchern in der Photolackmaske mit einer Kombination einer üblichen Fluorwasserstoffsäurelösung während 2,5 Minuten und eines CHF3/CO2/He-Plasmas während 3 Minuten und nachfolgender Entfernung der Photolackmaske gebildet. Wie in Fig. 2g angegeben, worin die Durchver­ bindung 34 etwas fehlausgerichtet dargestellt ist, können die Durchverbindungen mit übergroßen Abmessungen herge­ stellt werden, ohne daß neben dem Leiter 20 völlig durch den restlichen Teil 30 der isolierenden Schicht 24 hindurch gegangen werden muß. Die größere Dicke des Schichtteils 30 jenseits der Ränder der Schicht 20 gewährleistet die notwendige Ätzsicherheitsmarge.
Eine strukturierte elektrisch leitende Schicht 36 mit einer Dicke von 1,0 µm wird auf der oberen Fläche der Struktur gebildet. Die leitende Schicht 36 wird durch Niederschlag einer Metallschicht, wie einer Aluminiumlegie­ rung mit 0,50% Kupfer, auf der gesamten oberen Fläche durch die Bildung einer Photolackmaske an der Stelle, wo die Schicht 36 angebracht werden muß, und einer nachfol­ genden Entfernung der unerwünschten Teile der Metallschicht mit dem obenstehend beschriebenen Ätzmittel für Aluminium erhalten. Fig. 1g zeigt zwei Teile der Schicht 36, wobei jeder Teil eine Leiterspur ist, die teilweise über dem Vogelkopf 16 liegt und sich senkrecht zur Zeichenebene erstreckt. Eine dieser Spuren kontaktiert den erhabenen Teil 22 der elektrisch leitenden Schicht 20 mittels der Durchverbindung 34, während der andere Teil des erhabenen Teils 22 durch den erhabenen Teil 32 der isolierenden Schicht 24 isoliert ist. Die Struktur kann nun auf übliche Weise abgearbeitet werden.
Obschon die Erfindung an Hand einer besonderen Ausführungsform beschrieben wurde, ist diese Beschreibung ausschließlich als Beispiel gegeben und die Erfindung beschränkt sich keineswegs darauf. Die isolierende Schicht 24 könnte beispielsweise mit einer nahezu konstanten Dicke gebildet werden. Die nahezu flache obere Fläche für die Schicht 28 könnte mit anderen Techniken als den Nieder­ schlag-Erhitzungstechniken erhalten werden, die obenstehend beschrieben wurden. Andere Materialien als Photolack könnten zum Bilden der Schicht 28 benutzt werden. Dotiertes polykristallines Silizium könnte statt einer Metallegie­ rung für jeden der Leiter 20 und 36 benutzt werden. So gibt es für den Fachmann im Rahmen der Erfindung mehrere Ab­ wandlungen, Änderungen und Anwendungsmöglichkeiten.

Claims (15)

1. Verfahren zum Herstellen einer geglätteten Isolierung (30) auf einem Körper (10) mit einer strukturierten ersten elektrisch leitenden Schicht (20) mit einem Teil (22), der benachbarte Teile der leitenden Schicht (20) überragt, wobei
  • a) eine elektrisch isolierende Schicht (24) auf der leitenden Schicht (20) und auf den benachbarten Teilen des Körpers (10) derart gebildet wird, daß ein Teil (26) der isolierenden Schicht (24), namentlich an der Stelle des erhabenen Teils (22) der leitenden Schicht (20), benachbarte Teile der isolierenden Schicht (24) überragt,
  • b) eine zusätzliche Schicht (28) mit einer nahezu ebenen Oberfläche auf der isolierenden Schicht (24) gebildet wird,
  • c) mindestens ein Teil des erhabenen Teils (26) der isolierenden Schicht (24) derart freigelegt wird durch Ätzen der zusätzlichen Schicht (28) mit einem ersten Ätzmittel, welches das Material der zusätzlichen Schicht (28) stärker angreift als das Material der isolierenden Schicht (24), daß dieser sich über die resultierende obere Fläche des restlichen Teils der zusätzlichen Schicht (28) erstreckt, und
  • d) der restliche Teil der zusätzlichen Schicht (28) und der isolierenden Schicht (24), insofern diese freige­ legt wird, mit einem zweiten Ätzmittel, das die Materialien der isolierenden Schicht (24) und der zusätzlichen Schicht (28) mit nahezu gleicher Geschwindigkeit angreift, geätzt werden, wobei die geglättete Isolierung (30) geformt wird.
2. Verfahren nach Anspruch 1, bei dem das Freilegen der isolierenden Schicht (24) beendet wird, bevor neben dem erhabenen Teil (26) liegende Teile der isolierenden Schicht (24) freigelegt werden.
3. Verfahren nach Anspruch 2, bei dem für eine Durch­ verbindung (34) eine Öffnung in dem restlichen Teil der isolierenden Schicht (24) bis auf die leitende Schicht (20) angebracht wird und der restliche Teil der isolierenden Schicht (24) und der freigelegte Teil der leitenden Schicht (20) mit einer zweiten strukturierten elektrisch leitenden Schicht (36) versehen werden.
4. Verfahren nach Anspruch 3, bei dem die Öffnung für die Durchverbindungen (34) mit übergroßen Abmessungen gemacht wird, daß aber dieser Öffnungsschritt beendet wird, bevor die Öffnung sich neben den Rändern der ersten leitenden Schicht (20) völlig durch den restlichen Teil der isolierenden Schicht (24) hindurch erstreckt.
5. Verfahren nach Anspruch 1, bei dem für die zusätz­ liche Schicht (28) Photolack eingesetzt wird.
6. Verfahren nach Anspruch 5, bei dem der Schritt zur Bildung der zusätzlichen Schicht (28) die nachfolgenden Schritte aufweist:
  • - Anbringen einer Photolackschicht auf der isolierenden Schicht (24),
  • - Erhitzen der Photolackschicht bis deren obere Fläche nahezu eben wird.
7. Verfahren nach einem der Ansprüche 5 oder 6, bei dem die isolierende Schicht (24) zum großen Teil aus einem Halbleiteroxid besteht.
8. Verfahren nach einem der Ansprüche 5 bis 7, bei dem das erste Ätzmittel ein sauerstoffhaltiges Plasma ist.
9. Verfahren nach einem der Ansprüche 5 bis 8, bei dem das zweite Ätzmittel ein sauerstoff- und halogen­ kohlenstoffhaltiges Plasma ist.
10. Verfahren nach einem der Ansprüche 5 bis 9, bei dem das Halbleiteroxid Siliziumdioxid aufweist und der Halogenkohlenstoff aus Tetrafluorkohlenstoff besteht.
11. Verfahren nach Anspruch 1, wobei der Körper (10) aus einer einkristallinen Halbleiterstruktur mit einem längs einer Oberfläche angebrachten, strukturierten, elektrisch isolierenden Gebiet mit einem Randteil besteht, der (namentlich an der Stelle des erhabenen Teils (22) der leitenden Schicht (20)) benachbarte Teile des isolierenden Gebietes überragt, bei dem die Dicke der leitenden Schicht (20) nahezu konstant ist.
12. Verfahren nach Anspruch 11, bei dem die isolierende Schicht (24,) durch chemisches Aufdampfen gebildet wird.
13. Verfahren nach Anspruch 12, bei dem die isolierende Schicht (24) unter atmosphärischem Druck gebildet wird.
14. Verfahren nach einem der Ansprüche 11 bis 13, bei dem der erhabene Teil (26) der isolierenden Schicht (24) dicker ist als die benachbarten Teile der isolierenden Schicht (24).
15. Verfahren nach einem der Ansprüche 11 oder 12, bei dem die isolierende Schicht (24) mit einer nahezu konstanten Dicke gebildet wird.
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Publications (2)

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NL (1) NL8501688A (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4708767A (en) * 1984-10-05 1987-11-24 Signetics Corporation Method for providing a semiconductor device with planarized contacts
JPS62282446A (ja) * 1986-05-31 1987-12-08 Toshiba Corp 半導体装置の製造方法
NL8701717A (nl) * 1987-07-21 1989-02-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een geplanariseerde opbouw.
US6074569A (en) * 1997-12-09 2000-06-13 Hughes Electronics Corporation Stripping method for photoresist used as mask in Ch4 /H2 based reactive ion etching (RIE) of compound semiconductors
US6319796B1 (en) 1999-08-18 2001-11-20 Vlsi Technology, Inc. Manufacture of an integrated circuit isolation structure
CN107665829B (zh) * 2017-08-24 2019-12-17 长江存储科技有限责任公司 晶圆混合键合中提高金属引线制程安全性的方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3962779A (en) * 1974-01-14 1976-06-15 Bell Telephone Laboratories, Incorporated Method for fabricating oxide isolated integrated circuits
DE2547792C3 (de) * 1974-10-25 1978-08-31 Hitachi, Ltd., Tokio Verfahren zur Herstellung eines Halbleiterbauelementes
US4044454A (en) * 1975-04-16 1977-08-30 Ibm Corporation Method for forming integrated circuit regions defined by recessed dielectric isolation
JPS5383467A (en) * 1976-11-30 1978-07-22 Nec Corp Production of semiconductor device
JPS53129970A (en) * 1977-04-20 1978-11-13 Hitachi Ltd Production of semiconductor device
US4222816A (en) * 1978-12-26 1980-09-16 International Business Machines Corporation Method for reducing parasitic capacitance in integrated circuit structures
EP0023146B1 (de) * 1979-07-23 1987-09-30 Fujitsu Limited Verfahren zur Herstellung einer Halbleiteranordnung, in der erste und zweite Schichten geformt sind
JPS5648140A (en) * 1979-09-27 1981-05-01 Seiko Epson Corp Manufacture of semiconductor device
JPS56108264A (en) * 1980-01-31 1981-08-27 Nippon Telegr & Teleph Corp <Ntt> Manufacture of semiconductor device
JPS5750436A (en) * 1980-09-12 1982-03-24 Fujitsu Ltd Manufacture of semiconductor device
JPS58135645A (ja) * 1982-02-08 1983-08-12 Fujitsu Ltd 半導体装置の製造方法
US4481070A (en) * 1984-04-04 1984-11-06 Advanced Micro Devices, Inc. Double planarization process for multilayer metallization of integrated circuit structures

Also Published As

Publication number Publication date
FR2566180B1 (fr) 1989-07-28
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