NL8501688A - Werkwijze voor het vormen van een isolator op een in patroon gebrachte geleidende laag. - Google Patents
Werkwijze voor het vormen van een isolator op een in patroon gebrachte geleidende laag. Download PDFInfo
- Publication number
- NL8501688A NL8501688A NL8501688A NL8501688A NL8501688A NL 8501688 A NL8501688 A NL 8501688A NL 8501688 A NL8501688 A NL 8501688A NL 8501688 A NL8501688 A NL 8501688A NL 8501688 A NL8501688 A NL 8501688A
- Authority
- NL
- Netherlands
- Prior art keywords
- layer
- insulating layer
- conductive layer
- insulating
- exposed
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 27
- 239000012212 insulator Substances 0.000 title description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical group [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 238000010438 heat treatment Methods 0.000 claims description 4
- 235000012239 silicon dioxide Nutrition 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 3
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 claims description 3
- 150000008282 halocarbons Chemical class 0.000 claims 2
- 241000252073 Anguilliformes Species 0.000 claims 1
- 230000008020 evaporation Effects 0.000 claims 1
- 238000001704 evaporation Methods 0.000 claims 1
- 239000000126 substance Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 88
- 229910052751 metal Inorganic materials 0.000 description 19
- 239000002184 metal Substances 0.000 description 19
- 239000004020 conductor Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- DLYUQMMRRRQYAE-UHFFFAOYSA-N tetraphosphorus decaoxide Chemical compound O1P(O2)(=O)OP3(=O)OP1(=O)OP2(=O)O3 DLYUQMMRRRQYAE-UHFFFAOYSA-N 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- 229910000831 Steel Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000006229 carbon black Substances 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 239000010959 steel Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- FAQYAMRNWDIXMY-UHFFFAOYSA-N trichloroborane Chemical compound ClB(Cl)Cl FAQYAMRNWDIXMY-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
- H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Chemical & Material Sciences (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
9 » EHA 1105 ^ N.V. Philips* Gloeilampenfabrieken te Eindhoven.
Werkwijze voor het vormen van een isolator op een in patroon gebrachte geleidende laag.
Een gebruikelijke techniek voor het scheiden van actieve halfgeleidergebieden aan het oppervlak van een siliciurrplak is oxyde-isolatie, waarbij een dik isolerend veldgébied van siliciumdioxyde lateraal rondom de actieve gebieden wordt gegroeid. Aan de rand van de 5 actieve gebieden heeft in dergeïijke inrichtingen het veldoxyde vaak de vorm van een vogelkop, die boven naastgelegen delen van de cxyde-en siliciumgebieden uitsteekt.
Elektrisch kontakt met bepaalde delen van de actieve gebieden wordt gemaakt via een in patroon gebrachte geleidende laag, die op de ID oxyde- en siliciumgebieden is gelegen. De geleidende laag wordt doorgaans gevormd door het neerslaan van een metaal laag qp de bovenkant van de structuur en het daarna verwijderen van ongewenste delen van het metaal. Daarbij ontstaan tenminste twee soorten hoogteverschil langs het resulterende bovenvlak. Eén hoogteverschil treedt cp zich 15 vanaf de bovenkant van het metaaldeel boven de vogelkop tot aan de bovenkant van het naburige metaal. Een ander hoogteverschil treedt op aan de zijkanten van het resterende metaal.
Als een andere in patroon gébrachte metaal laag moet worden toegepast, wordt eerst een isolerende laag neergeslagen cp het boven-2q vlak van de structuur. Het profiel van de bovenkant van de isolerende laag geeft over het algemeen het profiel van de eerste metaal laag weer.
In het Amerikaans Octrooi 3.962.779, R. Edwards et al wordt bijvoorbeeld getoond, dat de bovenkant van de isolerende laag een maximale hoogte ~~ bereikt boven de vogelkop en tot een minimale hoogte daalt cp plaatsen 25 voorbij de randen van de eerste metaal laag. Deze oneffenheid van het .
oppervlak levert moeilijkheden qp bij het goed bedekken met de tweede mstaallaag.
Een dergelijke oneffenheid bij een structuur van dit type kan worden verminderd, door de vogelkop gedeeltelijk of geheel te verwij-3q deren, zoals bijvoorbeeld beschreven in Amerikaans Octrooi 4.025.411 (Y. Hcm-Ma et al). Volgens dit Octrooi wordt een fotoresistlaag op de vogelkop en cp de naburige delen van de structuur gevormd op zodanige wijze, dat het bovenvlak van fotoresist grotendeels vlak is. Vervolgens f} W F- * £ £ • * PHA. 1105 2 wordt de structuur blootgesteld aan een sputter-etsbehandeling, waarbij de fotoresist en het siliciumdioxyde roet ongeveer dezelfde snelheid worden aangetast. Daardoor wordt de vogelkop verwijderd, zonder dat naburige delen van het oxyde-isolatiegebied worden verwijderd. Bij het g verminderen van de oneffenheid van het oppervlak, moet het etsen zeer zorgvuldig worden geregeld, cm het binnendringen in de actieve gebieden te voorkomen.
Volgens het genoemde Octrooi wordt een soortgelijke techniek gebruikt voor het vlak maken van een isolerende laag, die wordt gevormd 10 cp een in patroon gebrachte metaal laag, die zich op een vlak oppervlak bevindt. Een vogelkop is niet aanwezig. Een polymeer-laag met een grotendeels vlak bovenvlak wordt op het metaal en op naburige delen van de isolerende laag gevormd. Daarna wordt de structuur onderworpen aan een behandeling met behulp van een ionenbundel, teneinde het vlakke opper-
O
15 vlak cmlaag te brengen, totdat het metaal is blootgelegd. Hoewel deze techniek bij een beperkt aantal toepassingen effectief kan zijn, is deze niet bruikbaar in de situatie, waarin het eerste metaal op een vogelkop ligt en elektrisch gescheiden moet worden van een deel van een erop gelegen tweede metaallaag.
20 De uitvinding stelt zich ten doel een structuur te vervaardigen met behulp van een zodanige werkwijze, dat de oneffenheid van het oppervlak wordt verminderd, zonder het elektrisch isolatievermogen nadelig te beïnvloeden. De onderhavige werkwijze kan in het bijzonder worden toegepast bij halfgeleiderinrichtingen met oxyde-isolatie, waarbij 25 vogelkoppen oneffenheden in het oppervlak veroorzaken, maar ook in andere inrichtingen, waarin soortgelijke oppervlakteonregelmatigheden aanwezig zijn.
Een werkwijze volgens de uitvinding heeft het kenmerk dat, — een extra laag met een praktisch vlak oppervlak op de isolerende laag 30 wordt gevormd en tenminste een deel van het uitstekende deel van de isolerende laag wordt blootgelegd door etsen van de extra laag met een eerste etsmiddel dat materiaal van de extra laag sterker aantast dan materiaal van de isolerende laag en dat het resterende deel van de extra laag en de isolerende laag, voor zover deze blootgelegd wordt, geëtst 35 worden met een tweede etsmiddel dat de materialen van de isolerende * laag en de extra laag met praktisch gelijke snelheid aantast. Het uitstekende deel van de geleidende laag kan b.v. een gevolg zijn van de vogelkop van een met behulp van oxyde geïsoleerd gebied. Als een elekrisch 8501688 EHA1105 3 isolerende laag qp de geleidende laag en op naburige delen van het lichaam wordt gevormd. Strekt het deel van de isolerende laag ter plaatse van het uitstekende deel van de geleidende laag zich eveneens naar boven uit.
5 De extra laag met een vlak oppervlak wordt doorgaans op de isolerende laag gevormd door het neerslaan van een fotoresistlaag en het verwarmen daarvan totdat het oppervlak grotendeels vlak is. Het blootleggen van de isolerende laag, bijv. door etsen wordt doorgaans beëindigd voordat delen van de isolerende laag naast het uitstekende 10 deel daarvan worden blootgelegd.
De etsbehandeling met het tweede etsmiddel wordt doorgaans beëindigd, voordat er een deel van de geleidende laag is bloot gelegd.
Daardoor is het isolerende bovenvlak grotendeels vlak, net uitzondering van het deel boven het uitstekende gedeelte van de geleidende laag, 15 waar het isolerende bovenvlak over het algemeen overeenkomt met het bovenvlak van de geleidende laag.
Eén of meer openingen voor het aanbrengen van "vias" kunnen nu door het resterende deel van de isolerende laag heen tot qp de geleidende laag worden geëtst. Omdat het resterende deel van de isolerende 20 laag voorbij de laterale randen van de geleidende laag dikker is dan daarboven, kan (kunnen) de via(s) met te grote afmetingen worden gemaakt - dat wil zeggen breder dan het (de) eronder liggende deel (delen) van de geleidende laag zonder naast de geleidende laag door het isolerende materiaal heen te gaan. Daardoor wordt ongewenst binnendringen in het 25 materiaal onder de isolerende laag voorkomen. Een in patroon gebrachte tweede geleidende laag wordt daarna op het resterende deel van de isolerende laag gevormd. Door de via(s) zijn de geleidende lagen selectief in contact met elkaar. Als geen contact is gewenst tussen bepaalde delen -van de geleidende lagen ter plaatse van het uitstekende deel van de j 30 eerste geleidende laag, wordt met het overeenkomstige deel van het res- j terende gedeelte van de isolerende laag de vereiste scheiding verkregen.
De uitvinding zal thans nader worden toegelicht aan de hand van een uitvoeringsvoorbeeld en de tekening, waarin de figuren la, lb, lc, ld, le, If en lg elk in dwarsdoorsnede 35 een vooraanzicht van een halfgeleiderstructuur van de in diverse stadia van vervaardiging met behulp van een werkwijze volgens de uitvinding tonen, en de figuren le, 2f en 2g elk in dwarsdoorsnede een zijaanzicht
350 1 S3S
ΡΗΆ 1105 4 • · van de structuur volgens vlakken 2e-2e, 2f-2f resp. 2g-2g in Figuren le-lg tonen.
Dezelfde verwijzingstekens worden in de tekeningen en in de beschrijvingsvorrn gebruikt om soortgelijke elementen aan te duiden.
5 In de tekeningen illustreren de Figuren la-lg vooraanzichten voor stappen in de vervaardiging van een met oxyde geïsoleerde halfge-leiderstructuur met een zeer vlakke configuratie, waardoor het gebruik van meervoudige geleidende lagen wordt vergemakkelijkt. Figuren 2e-2g tonen zijaanzichten van de stappen getoond in de respectievelijke 10 Figuren le-lg. Tenzij anders is aangegeven, worden de volgende bewerkingen uitgevoerd onder atmosferische druk en bij kamertemperatuur (ca. 25°C).
Er wordt uitgegaan van een halfgeleiderlichaam 10 met een eénkristallijn siliciumsubstraat, dat is gedoteerd met geschikte p-type 15 en/of n-type halfgeleiderverontreinigingen. Het lichaam 10 kan een epitaxiale laag (niet expliciet in de tekeningen getoond) langs de * • bovenkant van het substraat bezitten.
Een dik elektrisch isolerend gebied 12 van siliciumdioxyde met een dikte van ca. 1,4 yum wordt langs het bovenvlak van het lichaam 10 20 gegroeid volgens gebruikelijke technieken, zodanig, dat dit gebied een actief halfgeleidergebied 14 lateraal omgeeft en het daardoor isoleert van andere soortgelijke actieve halfgeleidergebieden. Dit geschiedt doorgaans door het vormen van een silicium-oxynitridelaag langs het bovenvlak van het lichaam 10, het vormen van groeven door de oxynitride-25 laag heen tot in het daaronder liggende silicium ter plaatse van het aan te brengen oxyde-isolatiegebied 12 en het vervolgens verhitten van de structuur voor het groeien van het gebied 12. In daarop volgende stappen wordt de oxynitridelaag verwijderd en worden in het gebied 14 — diverse n-type en/of p-type gebieden (niet weergegeven) aangebracht. Al 30 het materiaal, dat geen eenkristallijn silicium is, wordt van het bovenvlak van het gebied 14 verwijderd. Daardoor wordt de in Fig. la getoonde structuur verkregen.
Als gevolg van het oxyde-isolatieproces heeft het veldoxyde-gebied 12 een naar boven uitstekend deel 16 in de vorm van een vogelkop 35 langs de rand van het gebied 14. De vogelkop 16 steekt ca. 0,4 ^um boven het naburige hoofddeel 18 van de isolator 12 en verscheidene tientallen nanometers minder dan deze afstand boven het actieve gebied 14 uit.
SS0 1 68 8 • » PHA 1105 5
Een in patroon gebrachte elektrisch geleidende laag 20 met een dikte van ca. 0,5 ^um wordt qp de vogelkop 16 en de naburige delen van de gebieden 14 en 18 gevormd, zoals weergegeven in Fig. lb. De geleidende laag 20 wordt gevormd door het neerslaan van een metaal laag, 5 zoals een legering van aluminium met 0,5% koper, op het gehele bovenvlak van de structuur, het vormen van een fotoresistmasker q? de plaats, waar de laag 20 moet worden aangebracht, en het verwijderen van de ongewenste delen van de me taallaag met een etsmiddel, zoals een plasma, bestaande uit boortrichloride en chloor. In Fig. lb, is de laag 20 een 10 geleiderspoor, dat zich parallel aan het vlak van de figuur uitstrekt. Vanwege de vogelkop 16 steekt een deel 22 van de laag 20 boven de naburige delen van de laag 20 uit.
Een elektrisch isolerende laag 24 van siliciumdioxyde met ca.
12% fosforpentoxyde wordt chemisch opgedampt op het gehele bovenvlak 15 van de structuur, zoals is getoond in Fig. 1c. De fosforsilicaatglaslaag (PSG) 24 heeft een gemiddelde dikte van 1,4 ^um. Aangezien dit neerslaan plaats vindt onder atmosferische druk, hoopt zich iets meer PSG op boven het metalen uitsteeksel 22. Daardoor heeft de diëlektrische laag 24 een naar boven uitstekend deel 26 met een dikte van ca. 1,55 yum boven het 20 metalen uitsteeksel 22. Een hoogteverschil tu van ca. 0,55 ^um bestaat daardoor tussen de bovenkant van het oxyde-uitsteeksel 26 en de bovenkant van het naburige deel van de isolator 24, die op de geleider 20 is gelegen boven het hoofdveldoxydedeel 18. De stappen aan de randen van de geleider 20 worden grotendeels overgenomen in de isolerende laag 24.
25 Dienovereenkomstig bestaat er een hoogteverschil t^ van ca. 0,5 ^um tussen de bovenkant van het deel van de laag 24, dat in contact is met het hoofd-isolatiedeel 18 en de bovenkant van het naburige deel van de laag 24 boven de laag 20. -
Ongeveer 1,2 yum Hunt's positieve fotoresist 204 wordt neerge-30 slagen op het gehele bovenvlak van het diëlektrikum 24. De fotoresist ondergaat een warmtebehandeling bij 103°c gedurende 30 minuten en wordt dan belicht met evenwijdig gerichte straling.Daamawordt de fotoresist verhit qp 200°C gedurende 30 minuten. Daardoor gaat de fotoresist vloeien, totdat, daaruit een laag 28 wordt gevormd met een praktisch vlak oppervlak, 35 zoals is aangegeven in Fig. ld.
De structuur wordt bijv. in een AME 8110 plasmareactor geplaatst, (. ge'fabriceerd door Applied Materials Ine.). De reactor wordt geëvacueerd tot een druk van 80 millitorr. De structuur wordt gedurende 5,5 minuten
850168S
PHA. 1105 6
I
blootgesteld aan een plasm, bestaande uit zuurstof, met een stromingssnelheid van 80 scan (standard cubieke centimeter) per minuut. Het hoogfrequent vermogen voor de reactor is 1.350 W. Het zuurstofplasma tast de fotoresist in de laag 28 (praktisch oneindig) veel sterker 5 aan dan het PSG in de laag 24. Zoals is getoond in de Figuren le en 2e wordt een deel van het uitsteeksel 26 daarbij blootgelegd, wanneer de foto-resistlaag 28 in benedenwaartse richting wordt geëtst. Het blootgelegde deel van het uitsteeksel 26 strekt zich over ca. 0,35 ^urn. boven het resulterende bovenvlak van het resterende deel van de laag 28 uit.
10 Terwijl de structuur zich nog in de plasmareactor bevindt, wordt deze gedurende 14 minuten blootgesteld aan een plasma, bestaande uit zuurstof, bij een vloeisnelheid van 33 SCCM, en tetrafluorkoolstof bij 47 scan. Het hoogfrequent vermogen blijft op 1.350 W. Het plasm bestaande uit zuurstof en tetrafluorkoolstof tast de fotoresist en het j5 PSG met nagenoeg dezelfde snelheid aan. Het materiaal van het bovenvlak van de fotoresist laag 28 en de isolerende laag 24 wordt, wanneer het wordt blootgelegd, geleidelijk verwijderd. Het bovenvlak beweegt zich op alle punten over ongeveer dezelfde afstand naar beneden, totdat de structuur van Figuren lf en 2f is verkregen.
20 De stappen aan de rand van de geleider 20 zijn niet in het resterende deel 30 van het diëlektrikum 24 weergegeven. Het resterende deel 32 van het isolerende uitsteeksel 26 kont grotendeels overeen met het bovenvlak van het geleidende uitsteeksel 22. Het hoogteverschil t^ tussen het laagste en hoogste deel van het isolerende bovenvlak bedraagt 25 slechts ongeveer 0,35 ^um. De isolator 30 heeft daardoor een dikte variërend van een minimum van ca. 0.9 ^um bij het deel 32 tot een maximum van ca. 1,4 yum ter plaatse waar het diëlektrikum aan het hoofd-veldoxyiedeel 18 grenst. De axjdedikte is ook ca. 1,4 ^um ter plaatse - φ waar het diëlektrikum 30 grenst aan het actieve gebied 14.
30 Openingen voor een via 34 zoals in Fig. lg worden nu door de isolator 30 tot op de geleider 20 gevormd op geselecteerde plaatsen langs het bovenvlak van de structuur. De vias worden gevormd door het aanbrengen van een fotoresistmasker, het etsen door gaten in het foto-resistmasker met een coribinatie van een gebruikelijke fluorwaterstof-35 zuuroplossing gedurende 2,5 minuten en een CHF3/C02/He-plasm gedurènde 3 minuten en het vervolgens verwijderen van het fotoresistmasker. Zoals in Fig. 2g is aangegeven, waarin de via 34 enigszins verkeerd uitgericht is getoond, kunnen de vias met te grote afmetingen worden gemakt, zonder 850 1 68 8 PHA. 1105 7 naast de geleider 20 helemaal door de isolator 30 heen te gaan. Door de grotere dikte van de laag 30 voorbij de randen van de laag 20 wordt de noodzakelijke etsveiligheidsmarge verkregen.
Een in patroon gebrachte elektrisch geleidende laag 36 met 5 een dikte van 1,0 yum wordt op het bovenvlak van de structuur gevormd. De geleidende laag 36 wordt verkregen door het neerslaan van een metaal laag, zoals een aluminiumlegering met 0,5% keper, op het gehele bovenvlak, het vormen van een fotoresistmasker op de plaats, waar de laag 36 moet worden aangebracht, en het daarna verwijderen van de ongewenste delen van de 10 metaallaag met het hierboven beschreven etsmiddel voor aluminium. Fig.
Ig toont twee delen van de laag 36, waarbij elk deel een geleiderspoor is, dat gedeeltelijk boven de vogelkop 16 ligt en zich loodrecht op het vlak van de figuur uitstrekt. Een van deze sporen contacteert het uitstekende geleidende deel 22 door middel van de via 34, terwijl de 15 andere lijn van het uitsteeksel 22 is geïsoleerd door het uitstekende isolerende deel 32. De structuur kan nu op gebruikelijke wijze worden afgewerkt.
Hoewel de uitvinding is beschreven aan de hand van een bijzondere uitvoeringsvorm, is deze beschrijving uitsluitend bij wijze 20 van voorbeeld gegeven en is de uitvinding hiertoe geenszins beperkt. De isolator 24 zou b.v. kunnen worden gevormd met een nagenoeg overal constante dikte. Het nagenoeg vlakke bovenvlak voor de laag 28 zou kunnen worden verkregen met andere technieken dan de neers lag-verhittingstechnieken, die'hierboven zijn beschreven. Andere materialen dan fotoresist 25 zouden kunnen worden gebruikt voor het vormen van de laag 28. Gedoteerd polykristallijn silicium zou kunnen worden gebruikt in plaats van een metaallègering voor elk van de geleiders 20 en 36. 2o zijn voor de vakman binnen het kader van de uitvinding diverse variaties, veranderingen -en toepassingen mogelijk.
30 35 85-01 as 8
Claims (16)
1. Werkwijze voor het vervaardigen van een isolerende laag op een lichaam voorzien van een in patroon gebrachte eerste elektrisch geleidende laag met een gedeelte dat boven naburige delen van de geleidende laag uitsteekt waarbij een elektrisch isolerende laag gevormd 5 wordt cp de geleidende laag en op naburige delen van het lichaam, zodanig dat een deel van de isolerende laag, met name ter plaatse van het uitstekende deel van de geleidende laag, boven naburige delen van de isolerende laag uitsteekt, met het kenmerk, dat een extra laag met een praktisch vlak oppervlak op de isolerende laag wordt gevormd en 10' tenminste een deel van het uitstekende deel van de isolerende laag wordt blootgelegd door etsen van de extra laag met een eerste etsmiddel dat materiaal van de extra laag sterker aantast dan materiaal van de isolerende laag en dat het resterende deel van de extra laag en de isolerende laag, voor zover deze blootgelegd wordt, geëtst worden met 15 een tweede etsmiddel dat de materialen van de isolerende laag en de extra laag met praktisch gelijke snelheid aantast.
2. Werkwijze volgens Conclusie 1, met het kenmerk, dat het blootleggen van de isolerende laag wordt beëindigd, voordat naast het uitstekende deel gelegen delen van de isolerende laag worden blootgelegd.
3. Werkwijze volgens conclusie 2, met het kenmerk, dat de etsstap wordt beëindigd, voordat een deel van de geleidende laag wordt blootgelegd.
4. Werkwijze volgens Conclusie 3, met het kenmerk, dat ten behoeve van een via een opening in het resterende deel van de isolerende laag 25 tot op de geleidende laag wordt aangebracht en het resterende deel van de isolerende laag en het blootgelegde deel van de geleidende laag van een tweede in patroon gebrachte elektrisch geleidende laag worden voorzien. —
5. Werkwijze volgens Conclusie 4, met het kenmerk, dat de opening 30 voor de via met te grote afmetingen wordt gemaakt, maar dat deze openingsstap wordt beëindigd, voordat de opening zich naast de randen van de eerste geleidende laag geheel door het resterende deel van de isolerende laag heen uitstrekt.
6. Werkwijze volgens Conclusie 1, met het kenmerk, dat de extra 35 laag een fotoresist bevat.
7. Werkwijze volgens Conclusie 6, met het kenmerk, dat de stap ter vorming van de extra laag de navolgende stappen omvat: het neerslaan van een fotoresist laag op de isolerende laag; en 15 0 1 6 8 i ΡΗΆ. 1105 9 het verhitten van de fotoresistlaag, totdat het bovenvlak daarvan nagenoeg vlak wordt.
8. Werkwijze volgens Conclusie 7, met het kenmerk, dat de isolerende laag grotendeels bestaat uit een halfgeleideroxyde.
9. Werkwijze volgens Conclusie 8, met het kenmerk, dat het eerste etsmiddel een zuurstof bevattend plasma is.
10. Werkwijze volgens Conclusie 9, met het kenmerk, dat het tweede etsmiddel een zuurstof en halogeenkoolstof bevattend plasma is.
11. Werkwijze volgens Conclusie 10, met het kenmerk, dat: het 10 halfgeleideroxyde siliciumdioxyde bevat en de halogeenkoolstof uit tetrafluorkoolstof bestaat.
12. Werkwijze volgens Conclusie 1, waarbij het lichaam bestaat uit een eehkristallijne halfgeleiderstructuur met aan een oppervlak een in patroon gebracht elektrisch isolerend gebied voorzien van een rand- 15 gedeelte, dat met name ter plaatse van het uitstekende deel van de geleidende laag boven naburige delen van het isolerende gebied uitsteekt, met het kenmerk, dat de dikte van de geleidende laag praktisch constant is.
13. Werkwijze volgens Conclusie 12, met het kenmerk, dat de 20 isolerende laag door chemisch opdampen wordt gevormd.
14. Werkwijze volgens Conclusie 13, met het kenmerk, dat de isolerende laag onder atmosferische druk wordt gevormd.
15. Werkwijze volgens Conclusie 14, met het kenmerk, dat het uitstekende deel van de isolerende laag dikker is dan naburige delen van 25 de isolerende laag.
16. Werkwijze volgens Conclusie 15, met het kenmerk, dat de isolerende laag met een praktisch constante dikte wordt gevormd. 30 35 '35 0 1 6 8 8
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US62100184 | 1984-06-15 | ||
| US06/621,001 US4594769A (en) | 1984-06-15 | 1984-06-15 | Method of forming insulator of selectively varying thickness on patterned conductive layer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| NL8501688A true NL8501688A (nl) | 1986-01-02 |
Family
ID=24488323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL8501688A NL8501688A (nl) | 1984-06-15 | 1985-06-12 | Werkwijze voor het vormen van een isolator op een in patroon gebrachte geleidende laag. |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4594769A (nl) |
| JP (1) | JPH0750702B2 (nl) |
| CA (1) | CA1229180A (nl) |
| DE (1) | DE3520083C2 (nl) |
| FR (1) | FR2566180B1 (nl) |
| GB (1) | GB2160359B (nl) |
| IT (1) | IT1190363B (nl) |
| NL (1) | NL8501688A (nl) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4708767A (en) * | 1984-10-05 | 1987-11-24 | Signetics Corporation | Method for providing a semiconductor device with planarized contacts |
| JPS62282446A (ja) * | 1986-05-31 | 1987-12-08 | Toshiba Corp | 半導体装置の製造方法 |
| NL8701717A (nl) * | 1987-07-21 | 1989-02-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een geplanariseerde opbouw. |
| US6074569A (en) * | 1997-12-09 | 2000-06-13 | Hughes Electronics Corporation | Stripping method for photoresist used as mask in Ch4 /H2 based reactive ion etching (RIE) of compound semiconductors |
| US6319796B1 (en) | 1999-08-18 | 2001-11-20 | Vlsi Technology, Inc. | Manufacture of an integrated circuit isolation structure |
| CN107665829B (zh) * | 2017-08-24 | 2019-12-17 | 长江存储科技有限责任公司 | 晶圆混合键合中提高金属引线制程安全性的方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3962779A (en) * | 1974-01-14 | 1976-06-15 | Bell Telephone Laboratories, Incorporated | Method for fabricating oxide isolated integrated circuits |
| DE2547792C3 (de) * | 1974-10-25 | 1978-08-31 | Hitachi, Ltd., Tokio | Verfahren zur Herstellung eines Halbleiterbauelementes |
| US4044454A (en) * | 1975-04-16 | 1977-08-30 | Ibm Corporation | Method for forming integrated circuit regions defined by recessed dielectric isolation |
| JPS5383467A (en) * | 1976-11-30 | 1978-07-22 | Nec Corp | Production of semiconductor device |
| JPS53129970A (en) * | 1977-04-20 | 1978-11-13 | Hitachi Ltd | Production of semiconductor device |
| US4222816A (en) * | 1978-12-26 | 1980-09-16 | International Business Machines Corporation | Method for reducing parasitic capacitance in integrated circuit structures |
| EP0023146B1 (en) * | 1979-07-23 | 1987-09-30 | Fujitsu Limited | Method of manufacturing a semiconductor device wherein first and second layers are formed |
| JPS5648140A (en) * | 1979-09-27 | 1981-05-01 | Seiko Epson Corp | Manufacture of semiconductor device |
| JPS56108264A (en) * | 1980-01-31 | 1981-08-27 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of semiconductor device |
| JPS5750436A (en) * | 1980-09-12 | 1982-03-24 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS58135645A (ja) * | 1982-02-08 | 1983-08-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4481070A (en) * | 1984-04-04 | 1984-11-06 | Advanced Micro Devices, Inc. | Double planarization process for multilayer metallization of integrated circuit structures |
-
1984
- 1984-06-15 US US06/621,001 patent/US4594769A/en not_active Expired - Lifetime
-
1985
- 1985-06-05 DE DE3520083A patent/DE3520083C2/de not_active Expired - Fee Related
- 1985-06-12 GB GB08514823A patent/GB2160359B/en not_active Expired
- 1985-06-12 CA CA000483809A patent/CA1229180A/en not_active Expired
- 1985-06-12 IT IT21117/85A patent/IT1190363B/it active
- 1985-06-12 NL NL8501688A patent/NL8501688A/nl not_active Application Discontinuation
- 1985-06-14 FR FR8509070A patent/FR2566180B1/fr not_active Expired
- 1985-06-14 JP JP60128392A patent/JPH0750702B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6110257A (ja) | 1986-01-17 |
| FR2566180A1 (fr) | 1985-12-20 |
| CA1229180A (en) | 1987-11-10 |
| US4594769A (en) | 1986-06-17 |
| DE3520083A1 (de) | 1985-12-19 |
| JPH0750702B2 (ja) | 1995-05-31 |
| DE3520083C2 (de) | 1994-05-26 |
| IT8521117A0 (it) | 1985-06-12 |
| GB2160359B (en) | 1988-02-24 |
| IT1190363B (it) | 1988-02-16 |
| GB8514823D0 (en) | 1985-07-17 |
| FR2566180B1 (fr) | 1989-07-28 |
| GB2160359A (en) | 1985-12-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0040081B1 (en) | Method and apparatus for plasma etching | |
| US5619064A (en) | III-V semiconductor gate structure and method of manufacture | |
| US4514251A (en) | Method of manufacturing a semiconductor device, in which patterns are formed in a layer of silicon nitride by means of ion implantation | |
| US5910684A (en) | Integrated circuitry | |
| US4598461A (en) | Methods of making self-aligned power MOSFET with integral source-base short | |
| NL8101122A (nl) | Vervaardiging van halfgeleiderinrichtingen, voorzien van vlakke, verdiepte, oxydeisolatiegebieden. | |
| US4516143A (en) | Self-aligned power MOSFET with integral source-base short and methods of making | |
| JP2913936B2 (ja) | 半導体装置の製造方法 | |
| US5296719A (en) | Quantum device and fabrication method thereof | |
| NL8302541A (nl) | Werkwijze ter vervaardiging van een halfgeleiderinrichting, en halfgeleiderinrichting vervaardigd volgens de werkwijze. | |
| US4708767A (en) | Method for providing a semiconductor device with planarized contacts | |
| CA1197023A (en) | Self-aligned power mosfet with integral source-base short and methods of making | |
| US4631248A (en) | Method for forming an electrical contact in an integrated circuit | |
| US20070278611A1 (en) | Modified Facet Etch to Prevent Blown Gate Oxide and Increase Etch Chamber Life | |
| EP0107515B1 (en) | Methods of making josephson junction devices | |
| NL8501688A (nl) | Werkwijze voor het vormen van een isolator op een in patroon gebrachte geleidende laag. | |
| US20020111023A1 (en) | Method for removing surface contamination on semiconductor substrates | |
| CN1077725C (zh) | 一种在半导体器件中形成精细接触孔的方法 | |
| US6091150A (en) | Integrated circuitry comprising electrically insulative material over interconnect line tops, sidewalls and bottoms | |
| JPH05335578A (ja) | 薄膜トランジスタの製造方法 | |
| JPS61245571A (ja) | 半導体装置及びその製造方法 | |
| JP2853621B2 (ja) | 半導体装置の製造方法 | |
| KR100469739B1 (ko) | 플라즈마 식각을 이용한 반도체 제조 방법 | |
| US5565381A (en) | Method of removing sharp edges in a dielectric coating located above a semiconductor substrate and a semiconductor device formed by this method | |
| CN118843925A (zh) | 半导体装置的制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| BV | The patent application has lapsed |