JPH0341764A - 半導体メモリ装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、半導体メモリ装置およびその製造方法に関
し、特にスタック型のメモリセルを有するＤ　ＲＡ　Ｍ
　（Ｄ　ｙｎａｍｌｃ　　Ｒａｎｄｏｍ　　Ａ　ｃｃｅ
ｓｓＭｃｍｏｒｙ　）およびその製造方法に関する。

（従来の技術） 従来、揮発性半導体メモリの一つとしてＤＲＡＭがある
。このＤＲＡＭのメモリセルは、通常、一つのキャパシ
タと、一つのスイッチングトランジスタとを持っている
。このようなりＲＡＭのメモリセルにおいて、キャパシ
タの容量を増加させ、集積度を高めるために、スイッチ
ングトランジスタのゲート上に、ストレージノード電極
、キャパシタの誘電体膜、およびセルプレート電極を積
み上げた、いわゆるスタック型のメモリセルがある。近
年では、このスタック型のメモリセルにおいて、このメ
モリセルのキャパシタを、半導体基板中に形成された溝
内に埋め込み、より一層、キャパシタの容量を増加させ
、集積度を高めたスタック型のメモリセルも知られてい
る。

第６図は、このようなメモリセルのキャパシタを、半導
体基板中に形成された溝内に埋め込んだスタック型のメ
モリセルを、製造工程順に示した断面図である。

第６図に示すように、例えばｐ型半導体基板２０１表面
には、素子分離領域として、フィールド酸化膜２０２が
形成されている。一方、ｐ型半導体基板２０１内には、
溝２０５が形成されている。この溝２０５内には、熱酸
化膜２０６を介して、キャパシタのストレージノード電
極２０９゛が形成されている。このストレージノード電
極２０９′は、ｐ型半導体基板２０１とコンタクトをと
るために溝２０５の外部に一部でており、コンタクト部
２０８を介して、ｐ型半導体基板２０１の主表面上でコ
ンタクトされている。このコンタクト部２０８に接した
ｐ型半導体基板２０１内には、ｎ型拡散層２１２が形成
されている。一方、このストレージノード電極２０９−
の表面には、誘電体膜２１０が形成されている。この誘
電体膜２１０上には、ストレージノード電極２０９′と
対向するように、セルプレート電極２１１が形成されて
いる。このセルプレート電極２１１が形成されないｐ′
型半導体基板２０１上には、ゲート酸化膜２１３を介し
て、スイッチングトランジスタのゲート２１４が形成さ
れている。

また、半導体基板２０１内には、ソース／ドレイン領域
２１２″、および２１５が形成されている。

これらのソース／ドレイン領域のうち、２１２−は、上
記ｎ型拡散層２１２と一体化されている。

さらに、全面に、層間絶縁膜として、ＣＶＤ酸化膜２１
６が形成されている。このＣＶＤ酸化膜２１６を通して
、上記ソース／ドレイン領域２１５に対し、コンタクト
孔２１７が形成されている。このコンタクト孔２１７を
介して、所定の配線２１８が形成されている。

このようなスタック型のメモリセルであると、スイッチ
ングトランジスタ上に、ストレージノード電極、誘電体
膜、およびセルプレート電極を積み上げた形のスタック
型のメモリセルに比較し、キャパシタの蓄積容量、およ
び集積度を高めることができる。

しかしながら、依然、ｐ型シリコン基板２０１の主表面
上に、ストレージノード電！２０９−と、ｐ型シリコン
基板２０１とのコンタクト部２０８が存在するために、
メモリセルにおいて、キャパシタのｐ型半導体基板２０
１平而方向の占有面積が大きくなり、ＤＲＡＭのメモリ
セル部の面積が広くなる傾向があった。

また、溝２０５内に、ストレージノード電極２０９′と
、ｐ型シリコン基板２０１とを絶縁するために、熱酸化
膜２０６が形成される。この熱酸化膜２０６は、ｐ型シ
リコン基板２０１の溝２０５に接する表面に反転層が形
成されることを防ぐため、およびこの表面に形成される
空乏層を小さくするために、極力厚いことが望ましい。

したがって、この熱酸化膜２０６は、通常、１０００Å
以上のｊＶさをもって形成されている。

ところが、このように１０００Å以上の厚さをもって熱
酸化膜２０６が形成されると、ｐ型シリコン基板２０１
の溝２０５に接する表面に、熱酸化膜形成時に生じる応
力から歪みが発生し、この歪みがｐ型シリコン基板２０
１の結晶欠陥を引き起こし、データ保持特性の劣化が生
じていた。

（発明が解決しようとする課題） この発明は上記のような点に鑑み為されたもので、半導
体基板中に形成された溝内に、メモリセルのキャパシタ
を埋め込んだスタック型のメモリセルにおいて、さらに
集積度を向上させることを可能とする半導体メモリ装置
およびその製造方法を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） この発明による半導体メモリ装置によれば、半導体基板
中に形成された溝と、この溝表面に形成された第１の絶
縁膜と、この溝表面に形成された第１の絶縁膜の一部が
溝方向に有限の幅をもって除去されることによって形成
された溝表面コンタクト孔と、この溝表面コンタクト孔
内に上記半導体基板に接するように形成された第１の導
電層、この第１の導電層上に形成された第１の絶縁膜、
およびこの第１の絶縁膜上に形成された第２の導電層と
により形成されるキャパシタと、このキャパシタに接続
されるスイッチングトランジスタとを具備することを特
徴とする。

また、その製造方法は、半導体基板に溝を形成する工程
と、この溝表面に第１の絶縁膜を形成する工程と、この
溝内に、少なくとも溝表面に形成された第１の絶縁膜の
一部が露出するように、第１の物質を残置させる工程と
、この第１の物質をマスクに上記第１の絶縁膜を除去し
、上記溝表面に半導体基板を露出させる工程と、この溝
表面に露出した半導体基板に接するように第１の導電層
を形成する工程と、上記溝表面に露出した半導体基板内
に半導体基板とは反対導電型の第１−の拡散層を形成す
る工程と、上記第１の導電層を所定のキャパシタのスト
レージノード電極形状に加工する工程と、上記第１の導
電層上にキャパシタの誘電体となる第２の絶縁膜を形成
する工程と、この第２の絶縁膜上に第２の導電層を形成
する工程と、この第２の導電層を所定のキャパシタのセ
ルプレート電極形状に加工する工程と、スイッチングト
ランジスタのゲート絶縁膜となる第３の絶縁膜を形成す
る工程と、この第３の絶縁膜上に第３の導電層を形成す
る工程と、この第３の導電層を所定のスイッチングトラ
ンジスタのゲート形状に加工する工程と、この所定のゲ
ート形状に加工された第３の導電層をマスクにして上記
半導体基板に対し半導体基板とは反対導電型の不純物を
導入して第２、第３の拡散層を形成し、このとき、これ
らのうち少なくとも一方を上記第１の拡散層に接するよ
うに形成する工程とを具備することを特徴とする。

（作　用） 上記のような半導体メモリ装置およびその製造方法にあ
っては、従来、半導体基板の主表面上に形成されていた
、メモリセルのストレージノード電極と、半導体基板と
のコンタクト部が、半導体基板中に形成される溝内に形
成されることにより、半導体メモリ装置のメモリセル部
の平面方向の集積度を向上させることが可能となる。

（実施例） 以下、図面を参照して、この発明の実施例に係わる半導
体メモリ装置およびその製造方法について説明する。

まず、第１図（ａ）ないし第１図（ｈ）を参照して、第
１の実施例に係わる半導体メモリ装置およびその製造方
法について説明する。

第１図（ａ）ないし第１図（ｈ）は、この発明の第１の
実施例に係わる半導体メモリ装置を製造工程順に示した
断面図である。

まず、第１図（ａ）に示すように、例えばｐ型シリコン
基板１０１表面に、例えば選択酸化法により、素子分離
領域として、選択的にフィールド酸化膜１０２を形成す
る。次に、このフィールド酸化膜１０２によって分離さ
れた素子領域表面に、例えば熱酸化法により、熱酸化膜
１０３を形成する。

次に、第１図（ｂ）に示すように、全面に、ホトレジス
ト１０４を塗布し、このホトレジスト１０４に、写真蝕
刻法により、上記ｐ型シリコン基板１０１中に形成され
る溝の開孔パターンを形成する。次に、この開孔パター
ンの形成されたホトレジスト１０４をマスクにして、例
えばＲＩＥ法により、ｐ型シリコン基板１０１に、溝１
０５を形成する。

次に、第１図（Ｃ）に示すように、前記ホトレジスト１
０４を除去し、前記溝１０５の側面に、熱酸化法により
、熱酸化膜１０６を形成する。次に、全面に、例えばネ
ガ型ホトレジスト１０７を塗布する。次に、このネガ型
ホトレジスト１０７を、光照射により、例えば全面露光
し、引き続き現像液により現像する。このとき、この現
像されたネガ型ホトレジスト１０７が、前記溝１０５内
の所定の深さに残置されるように現像する。このネガ型
ホトレジスト１０７は、通常、未露光部分は現像液に溶
けない。したがって、ネガ型ホトレジスト１０７の露光
量を適切に調整、および現像時間等も適切に調整してや
ることにより、前記溝１０５内の所定の深さに、ネガ型
ホトレジスト１０７を残置させることが可能となる。す
なわち、ネガ型ホトレジスト１０７に対する露光量、現
像時間を調節してやるだけで、簡単に、しかも高精度で
コンタクト部１０８の大きさ等を変えることが可能とな
る。

次に、第１図（ｄ）に示すように、溝１０５内に残置さ
れたネガ型ホトレジスト１０７をマスクとして、例えば
フッ化アンモニウムによるウェットエツチングにより、
熱酸化膜１０６を除去し、ｐ型シリコン基板１０１の表
面が露出するようにコンタクト部２０８を、溝１０５側
面に形成する。

このとき、コンタクト部１０８の形成は、溝１０５内に
残置されたネガ型ホトレジスト１０７をマスクに自己整
合的に形成することができる。

次に、第１図（ｅ）に示すように、前記ネガ型ホトレジ
スト１０７を除去し、コンタクト部１０８、および湾２
０５内も含み、全面に、例えばＣＶＤ法により、ストレ
ージノード電極となる第１のポリシリコン層１０９を、
例えば厚さ１１００ｎ程度形成する。このとき、ポリシ
リコン層２１０は、ｎ型不純物であるヒ素（Ａｓ）が、
Ｉ　Ｘ　１０２０ａｍ−’程度含有されるように形成す
る。

次に、第１図（ｆ）に示すように、例えばＲＩＥ法によ
り、異方性エツチングし、ストレージノード電極１０９
−を、はぼ溝１０５内に埋め込むような形として形成す
る。このとき、このストレージノード電極１０９−と、
前記ｐ型シリコン基［１０１とを電気的に接続するコン
タクト部１０８は、ｐ型シリコン基板１０１に形成され
た溝の側面に形成される。また、同図（ｆ）では、溝１
０５底部のストレージノード電極１０９゛が除去され、
離間されているように見えるが、このストレージノード
電極１０９−は、溝１０５の側面の周囲に沿って一体と
なっている。このように溝１０５の周囲に沿って形成さ
れているストレージノード電極１０９′と、ｐ型シリコ
ン基板１０１とのコンタクト部１０８も、溝１．０５の
側面の周囲に沿って形成されており、したがって、コン
タクト面積が大きくなることから、コンタクト抵抗が低
減され、メモリセルのスイッチング速度も向上する。

次に、第１図（ｇ）に示すように、前記ストレージノー
ド電極１０９゛の表面に、キャパシタの誘電体膜１１０
を形成する。次に、全面に、例えばＣＶＤ法により、セ
ルプレート電極となる第２のポリシリコン層を形成する
。次に、全面に、図示しないホトレジストを塗布し、こ
のホトレジストに、写真蝕刻法により、キャパシタのセ
ルプレート電極パターンを形成する。次に、このセルプ
レート電極パターンの形成されたホトレジストをマスク
に、前記ポリシリコン層を、Ｒ２Ｈ法により、異方性エ
ツチングし、セルプレート電極１１１を、前記ストレー
ジノード電極１０９′に、誘電体膜１１０を挟んで対向
するような形として形成する。このセルプレート電極１
１１は、各メモリセルで共通であり、したがって、全面
に形成された第２のポリシリコン層において、メモリセ
ルのスイッチングトランジスタの形成領域のみ、開孔部
が設けられている形状となっている。また、このとき、
ストレージノード電極１０９′に３狗−されていたｎ型
不純物であるヒ素が、コンタクト部１０８を介して、ｐ
型シリコン基板１０１中に熱拡散し、ｎ型拡散層１１２
が形成される。

次に、第１図（ｈ）に示すように、前記セルプレート電
極１１１に設けられた開孔部、すなわち、スイッチング
トランジスタ形成領域表面の、熱酸化膜１０３を除去し
、新たに、例えば熱酸化法により、ゲート酸化膜１１３
形成する。次に、全面に、例えばＣＶＤ法により、スイ
ッチングトランジスタのゲートとなる第３のポリシリコ
ン層を形成する。次に、全面に、図示しないホトレジス
トを塗布し、このホトレジストに、写真蝕刻法により、
スイッチングトランジスタのゲートパターンを形成する
。次に、このゲートパターンの形成されたホトレジスト
をマスクに、前記ポリシリコン層を、Ｒ２Ｈ法により、
異方性エツチングし、ゲート１１４を形成する。次に、
ｎ型不純物であるヒ素を、ゲート１１４、およびセルプ
レート電極１１１をマスクとしてイオン注入する。次に
、このイオン注入されたヒ素を活性化させ、スイッチン
グトランジスタのｎ型ソース／ドレイン領域１１２゛お
よび１１５を形成する。このときスイッチングトランジ
スタのｎ型ソース／ドレイン領域のうち、一方は、前記
メモリセルのストレージノード電極１０９゛に接続され
ているｐ型領域１１２に接続されるように形成する。同
図（ｇ）では、ｎ型ソース／ドレイン領域１１２′が接
続されるように形成されている。次に、全面に、例えば
ＣＶＤ法により、層間絶縁膜としてのＣＶＤ酸化膜１１
６を形成する。次に、このＣＶＤ酸化膜１１６を通して
、装置の所定の場所に対し、図示しないホトレジストを
用いた写真蝕刻法により、コンタクト孔１１７を開孔す
る。次に、このコンタクト孔１１７内を含み、全面に、
スパッタ法により、アルミニウム膜１１８を形成する。

次に、このアルミニウム膜１１８を、所定の配線パター
ンにバターニングすることにより、半導体基板１０１中
に形成された溝１０５内に、メモリセルのキャパシタを
埋め込んだ、この発明の第１の実施例に係わるメモリセ
ルが形成される。

このような第１の実施例に係わるスタック型のメモリセ
ルによれば、ストレージノード電極１０９−と、ｐ型シ
リコン基板１０１とを電気的に接続するコンタクト部１
０８を、ｐ型半導体基板１０１中に形成された溝１０５
内に形成される。

したがって、メモリセルのキャパシタの占有面積を縮小
でき、メモリセル部の平面方向における集積度が向上す
る。これによるメモリセル部の平面方向の面積の縮小の
効果の程は、単に、従来の第６図（Ｃ）ないし第６図（
ｇ）に示すコンタクト部１０８の大きさの分だけでなく
、これを開孔する際のマスク合わせ余裕の分も縮小され
るので、極めて高いものとなる。

次に、第２図ないし第５図の断面図を参照して、第２な
いし第５の実施例について説明する。この第２図ないし
第５図において、各参照する符号は第１図（ａ）ないし
第１図（ｈ）と対応するものとする。

まず、第２図に示す第２の実施例では、溝１０５の内に
形成される絶縁膜が、熱酸化膜１０６と、窒化膜１０６
−との２層構造となっている。

このような溝１０５内に形成される絶縁膜が２層構造と
なっている場合の製造方法は、第１の実施例とほぼ同様
な製造方法で形成でき、例えば第１図（ｃ）の工程で説
明した、溝１０５内に熱酸化膜１０６形成工程の後、例
えばＣＶＤ法により、窒化膜１０６′を形成する工程を
導入すれば良い。

このような第２の実施例に係わるスタック型のメモリセ
ルによれば、第１の実施例と同様に、メモリセル部の面
積の縮小がなされることは勿論のこと、さらに／ｇ１０
５周辺のｐ型半導体基板１０１に発生する結晶欠陥を低
減でき、装置のデータ保持特性を向上させることができ
る。これは、溝１０５内に形成されるストレージノード
電極１０９−と、ｐ型シリコン基板１０１とを絶縁する
ための絶縁膜を、熱酸化膜１０６と、窒化膜１０６゛と
の２層構造とすることにより、熱酸化膜１０６を薄く形
成でき、この熱酸化膜１０６形成時に生じる応力が最小
限に抑えられ、これに誘起される結晶欠陥の発生が抑制
されるためである。

また、この薄く形成された熱酸化膜１０６上に、窒化膜
１０６′を引き続き形成するので、コンタクト部１０８
形成の際の熱酸化膜１０６除去工程に、微細加工に適し
たフッ酸ガスによるドライエツチングを導入することが
可能となる。これは、熱酸化膜１０６除去工程のマスク
となるネガ型ホトレジスト１０７がフッ酸ガスに溶けや
すく、この溶けたネガ型ホトレジスト１０７の部分から
、熱酸化膜１０６が不必要に除去されてしまう恐れがあ
ったのが、窒化膜１０６−が存在していることにより、
この窒化膜１０６′が熱酸化膜１０６の不必要なる除去
の障壁となるからである。周知のように、窒化膜１０６
゛は、フッ酸には溶けに＜＜、シたがって、フッ酸ガス
によるドライエツチング工程を導入しても、熱酸化膜１
０６＋窒化膜１０６−の２層構造の絶縁膜ば、その厚さ
を充分に持つことができるので、溝１０５に接するｐ型
シリコン基板１０１表面の反転耐性も向上でき、ここに
形成される空乏層も小さくできることから、スイッチン
グトランジスタの特性も劣化することもない。

次に、第３図に示す第３の実施例では、溝１０５の側面
に形成されるコンタクト部１０８を溝１０５側面の周囲
全面に形成せず、一部のみに形成されている。

このような溝１０５側面の周囲一部のみにコンタクト部
１０８が形成されている場合の製造方法は、第１の実施
例とほぼ同様な製造方法で形成でき、例えば第１図（Ｃ
）の工程で説明したネガ型ホトレジスト１０７の現像工
程で、全面露光とせず、コンタクト部１０８が形成され
ない側のみ、例えばマスクを合わせることにより光を遮
断し、露光されないようにすれば良い。このとき、マス
ク合わせの余裕を見なければならないことが懸念される
が、これは、少なくとも溝１０５の上部に、光遮断用の
マスクがあえば良いので、マスク合わせの余裕は、この
溝の幅に充分含まれ、これによる集積度の低下はない。

尚、溝１０５内に形成される絶縁膜が、第２の実施例と
同様に２層構造となっているが、第１の実施例のように
１層でも構わない。

このような第３の実施例に係わるスタック型のメモリセ
ルによれば、第１、第２の施例と同様に、メモリセル部
の面積の縮小がなされることは勿論のこと、溝１０５の
、フィールド酸化膜１０２に面している側面に、コンタ
クト部１０８が形成されないことから、フィールド酸化
膜１０２を挟んで存在している図示されない他のメモリ
セルとの距離を近づけることが可能となる。これによっ
て、より一層、メモリセル部の面積の縮小がなされる。

また、コンタクト部１０８の面積が、第１、第２の実施
例に比べ、やや小さくなり、コンタクト抵抗が増大する
が、従来の装置に比べると、また、はるかに大きいので
、これに比べれば、コンタクト抵抗が小さいことは言う
までもない。

さらに、このコンタクト部１０８の面積の縮小を補える
効果として、例えばα線によるソフトエラーを起こす確
率が減少することがあげられる。

第１、第２の実施例では、コンタクト部１０８の面積が
大きいため、必然的に、これに接するｐ型シリコン基板
１０１内に形成されるｎ型拡散層１１２の面積も大きく
なっていた。ところが、第３の実施例では、コンタクト
部１０８の面積が縮小されるため、これに接して形成さ
れるｎ型拡散層１１２の面積も小さくなり、ｎ型拡散層
１１２に、例えばα線の侵入する確率が下ガ（る。した
がって、この第３の実施例では、メモリセル部の面積を
、より一層、縮小でき、しかもソフトエラーに強いスタ
ック型のメモリセルを提供することができる。

次に、第４図に示すように、第４の実施例として、溝１
０５の底部にストレージノード電極１０９となるポリシ
リコン層を残置させても良い。

このようなストレージ電極１０９を’／Ｒ１０５底部に
も形成した場合の製造方法は、第１の実施例とほぼ同様
な製造方法で形成でき、例えば第１図（ｆ）に示す工程
で、ＲＩＥによる異方性エツチングの際、溝１０５底部
のポリシリコン層１０９を除去しなければ良い。

このような第４の実施例において、第２の実施例と同様
の効果があることは勿論である。

次に、第５図に示すように、第５の実施例として、溝１
０５の底部にストレージノード電極１０９となるポリシ
リコン層を残置させ、かつ溝１０５の側面に形成される
コンタクト部１０８を満１０５側面の周囲全面に形成せ
ず、一部のみに形成しても良い。

このような場合の製造方法は、例えば第３の実施例で述
べた製造方法と、第４の実施例で述べた工程とを組み合
わせることで容易に製造できる。

このような第５の実施例において、第３の実施例と同様
の効果があることは言うまでもない。

尚、第４、第５の実施例、いずれの場合でも、溝１０５
内に形成される絶縁膜が、第２の実施例と同様に２層構
造となっているが、第１の実施例のように１層でも構わ
ないことは勿論である。

〔発明の効果］ 以上説明したようにこの発明によれば、半導体基板中に
形成された構内に、メモリセルのキャパシタを埋め込ん
だスタック型のメモリセルにおいて、さらに集積度の向
上を可能とする半導体メモリ装置およびその製造方法が
される。

【図面の簡単な説明】

第１図（ａ）ないし第１図（ｈ）はこの発明の第１の実
施例に係わる半導体装置を製造工程順に示した断面図、
第２図ないし第５図はそれぞれ第２ないし第５の実施例
に係わる半導体装置の断面図、第６図は従来技術による
半導体装置の断面図である。 １０１・・・・・・ｐ型シリコン基板、１０２・・・・
・・フィールド酸化膜、１０３・・・・・・熱酸化膜、
１０４・・・・・・ホトレジスト、１０５・・・・・・
満、１０６・・・・・・熱酸化膜、１０７・・・・・・
ネガ型ホトレジスト、１０８・・・・・コンタクト部、
１０９・・・・・・ポリシリコン層、１０９′・・・・
・・ストレージノード電極、１１０−−−−−誘電体膜
、１１１・・・・・・セルプレート電極、１］２・・・
・・・ｎ型拡散層、１１２′・・・・・・ｎ型ソース／
ドレイン領域、１１３・・・・・・ゲート酸化膜、１〕
４・・・・・・ゲート、１１５・・・・・・ｎ型ソース
／ドレイン領域、１１６・・・・・・ＣＶＤ酸化ｊ漠、
１１７・・・・・・コンタクト孔、１１８・・・・・・
配線、２０１・・・・・・ｐ型シリコン基板、２０２・
・・・・・フィールド酸化膜、２０５・・・・・・溝、
２０６・・・・・・熱酸化膜、２０７・・・・・・ホト
レジスト、２０８・・・・・・コンタクト部、２０９−
　＝−・・ストレージノード電極、２１０・・・・・・
誘電体膜、２１１・・・・・セルプレート電極、２１２
・・・・・ｎ型拡散層、２１２′・・・・・・ｎ型ソー
ス／ドレイン領域、２］３・・・・・ゲート酸化膜、２
１４・・・・・・ゲート、２１５・・・・・・ｎ型ソー
ス／ドレイン領域、２１６・・・・・ＣＶＤ酸化膜、２
１７・・・・・・コンタクト孔、２１８・・・・・・配
線。

Claims (4)

【特許請求の範囲】
1. （１）半導体基板中に形成された溝と、 この溝表面に形成された第１の絶縁膜と、 この溝表面に形成された第１の絶縁膜の一部が溝方向に
   有限の幅をもって除去されることによって形成された溝
   表面コンタクト孔と、 この溝表面コンタクト孔内に上記半導体基板に接するよ
   うに形成された第１の導電層、この第１の導電層上に形
   成された第１の絶縁膜、およびこの第１の絶縁膜上に形
   成された第２の導電層とにより形成されるキャパシタと
   、 このキャパシタに接続されるスイッチングトランジスタ
   とを具備することを特徴とする半導体メモリ装置。
2. （２）前記スイッチングトランジスタは、少なくとも２
   つの半導体基板主表面に沿って形成された前記半導体基
   板とは反対導電型の第１、第２の拡散層を有し、これら
   の第１、第２の拡散層のうち、少なくとも一方が、さら
   に前記溝表面に沿って折れ曲がり、かつこの溝表面でキ
   ャパシタの前記第１の導電層に接続されていることを特
   徴とする請求項（１）記載の半導体メモリ装置。
3. （３）半導体基板に溝を形成する工程と、 この溝表面に第１の絶縁膜を形成する工程と、この溝内
   に、少なくとも溝表面に形成された第１の絶縁膜の一部
   が露出するように、第１の物質を残置させる工程と、 この第１の物質をマスクに上記第１の絶縁膜を除去し、
   上記溝表面に半導体基板を露出させる工程と、 この溝表面に露出した半導体基板に接するように第１の
   導電層を形成する工程と、 上記溝表面に露出した半導体基板内に半導体基板とは反
   対導電型の第１の拡散層を形成する工程と、 上記第１の導電層を所定のキャパシタのストレージノー
   ド電極形状に加工する工程と、 上記第１の導電層上にキャパシタの誘電体となる第２の
   絶縁膜を形成する工程と、 この第２の絶縁膜上に第２の導電層を形成する工程と、 この第２の導電層を所定のキャパシタのセルプレート電
   極形状に加工する工程と、 スイッチングトランジスタのゲート絶縁膜となる第３の
   絶縁膜を形成する工程と、 この第３の絶縁膜上に第３の導電層を形成する工程と、 この第３の導電層を所定のスイッチングトランジスタの
   ゲート形状に加工する工程と、 この所定のゲート形状に加工された第３の導電層をマス
   クにして上記半導体基板に対し半導体基板とは反対導電
   型の不純物を導入して第２、第３の拡散層を形成し、こ
   のとき、これらのうち少なくとも一方を上記第１の拡散
   層に接するように形成する工程とを具備することを特徴
   とする半導体メモリ装置の製造方法。
4. （４）前記第１の物質を残置させる工程は、前記第１の
   絶縁膜上に第１の物質を形成する工程と、少なくとも前
   記溝表面に形成された第１の物質の一部が露出するよう
   に、第２の物質を残置させる工程と、 この第２の物質をマスクに上記第１の物質を除去するこ
   とを特徴とする請求項（３）記載の半導体メモリ装置の
   製造方法。