KR950007113A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

반도체 메모리 장치 및 그 제조방법 Download PDF

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Abstract

본 발명은 DRAM셀 구조 및 이의 제조방법에 관한 것으로, 하나의 트랜지스터와 하나의 커패시터로 이루어지는 메모리 셀이 매트릭스 형태로 배열되어 구성된 반도체 메모리장치에 있어서, 반도체 기판상의 절연층(23) 소정 부분에 매몰되어 형성된 상기 트랜지스터의 게이트전극(25), 상기 절연층(23)의 소정 부분을 통해 상기 반도체 기판에 형성된 트렌치(101), 상기 트랜지스터 게이트전극(25)에 매몰되어 형성된 절연층(23) 상부 및 상기 트랜치(101)내면상의 소정영역에 형성된 불순물 도핑영역(27, 31A, 31B)을 포함하는 반도체층을 제공하며, 이의 제조방법으로서 하나의 트랜지스터의 하나의 커패시터로 이루어지는 메모리셀이 매트릭스 형태로 배열되어 구성된 반도체 메모리 장치의 제조에 있어서, 반도체 기판상에 형성된 절연층(23)의 소정 부분에 상기 트랜지스터 게이트전극(25)을 매몰시켜 형성하는 제1단계, 상기 절연층(23)의 소정 부분을 통해 상기 반도체 기판에 트랜치(101)를 형성하는 제2단계, 상기 트랜지스터 게이트 전극이 매몰되어 형성된 절연층(23) 상부 및 느렌치 내면 소정 부위에 트랜지스터 채널영역(47)과 소오스(31A)및 드레인(27), 그리고 커패시터 스토리지 노드(31B) 각각을 하나의 동일한 층으로 형성하는 제3단계를 제공한다.
이에 따라 본 발명은 소자의 특성 향상은 물론 제조 공정의 단순화와 더불어 제조시 전체 마스크를 줄임으로써 제조비용의 절감효과를 가져올 수 있다.

Description

반도체 메모리 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 DRAM셀의 평면구조도,
제4도는 본 발명의 DRAM셀의 수직구조도,
제5도는 본 발명의 DRAM셀의 등가회로도.

Claims (28)

  1. 하나의 트랜지스터와 하나의 커패시터로 이루어지는 메모리 셀이 매트릭스 형태로 배열되어 구성된 반도체 메모리장치에 있어서, 반도체 기판상의 절연층(23)소정 부분에 매몰되어 형성된 상기 트랜지스터의 게이트전극(25); 상기 절연층(23)의 소정 부분을 통해 상기 반도체 기판에 형성된 트랜치(101); 상기 트랜지스터 게이트전극(25)에 매몰되어 형성된 절연층(23)상부 및 상기 트렌치(101)내면상의 소정영역에 형성된 불순물 도핑영역(27, 31A, 31B)을 포함하는 반도체층;을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체기판은 고농도 불순물 도핑영역(100)과 고농도 불순물 도핑영역(100)상에 형성된 에피택셜층(21)으로 이루어짐을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 불분물영역(27, 31A, 31B)은 상기 트랜지스터의 소오스(31A)및 드레인(27), 커패시터의 스토리지 노드(31B)임을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 트랜지스터 게이트전극(25)상부의 상기 반도체층 영역이 트랜지스터 채널영역(47)으로 됨을 특징으로 하는 반도체 메모리 장치.
  5. 제1도전형의 고농도 기판영역(100); 상기 제1도전형의 고농도 기판영역(100)상부에 형성된 제1도전형의 에피택셜층(21); 상기 제1도전형의 에피택셜층(21)상에 형성된 절연층(23); 상기 절연층 소정 부분에 매몰되어 형성된 트랜지스터 게이트전극(25); 상기 절연층(23) 소정 부분을 통해 제1도전형의 에피택셜층(21) 및 제1도전형의 고농도 기판영역(100)에 형성된 트렌치(101); 상기 게이트전극(25)일측 상부 및 상기 트렌치 상부에 형성된 소오스영역(31A); 상기 게이트전극(25) 타측상부에 형성된 드레인영역(27); 상기 게이트전극(25)상부에 게이트 절연막(29A)을 개재하여 형성된 제2도전형의 트랜지스터 채널영역(47); 제1유전체막(29B)을 게제하여 상기 트렌치(101) 내벽에 형성되되 그 일측은 상기 소오스영역(31A)하부에 이르고 타측은 상기 절연층(23)상부 소정 부분에 이르도록 형성된 커패시터 스토리지노드(31B); 제2유전체막(33)을 게재하여 상기 커패시터 스토리지 노드(31B)상에 형성된 커패시터 플레이트전극(35)을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 소오스(31A), 드레인(27), 채널영역(47) 및 스토리지노드(31B)가 하나의 동일층에 형성됨을 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 제1유전체막(29B)을 게재하여 고농고 기판영역(100)과 스토리지노드(31B)가 제1커패시터를 구성하고, 상기 제2유전체막(33)을 게재하여 스토리지 노드(31B)와 플레이트 전극(35)이 제2커패시터를 구성함으로써 스토리지 노드(31B)를 공통으로 하여 제1커패시터와 제2커패시터가 병렬 연결된 커패시터 구조를 이루는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 트랜지스터 및 커패시터 상부에 형성된 절연층(27)의 소정부분에 형성된 콘택홀을 통해 상기 드레인영역(27)과 접속되는 비트라인(39)을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 하나의 트랜지스터와 하나의 커패시터로 이루어지는 메모리셀이 매트릭스 형태로 배열되어 구성된 반도체 메모리장치의 제조에 있어서, 반도체 기판상의 형성된 절연층(23)의 소정 부분에 상기 트랜지스터 게이트전극(25)을 매몰시켜 형성하는 제1단계; 상기 절연층(23)의 소정 부분을 통해 상기 반도체 기판에 트랜치(101)를 형성하는 제2단계; 상기 트랜지스터 게이트전극이 매몰되어 형성된 절연층(23)상부 및 상기 트렌치 내면 소정부위에 트랜지스터 채널영역(47)과 소오스(31A) 및 드레인(27), 그리고 캐패시터 스토리지 노드(31B) 각각을 하나의 동일한 층으로 형성하는 제3단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  10. 제9항에 있어서, 상기 반도체기판은 고농도 불순물 도핑영역(100)과, 상기 고농도 불순물영역(100) 상부에 형성된 에피택셜층(21)을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  11. 제9항에 있어서, 상기 제3단계는 상기 트랜지스터 게이트전극이 매몰되어 형성된 절연층(23) 상부 및 트렌치(101)내면상에 유전체막(29)을 형성하는 공정, 상기 유전체막(29)상에 반도체층을 형성하는 공정; 상기 트랜지스터 게이트전극(25) 상부의 상기 반도체층 영역을 제외한 영역에 불순물을 도핑시키는 공정으로 이루어짐을 특징으로 하는 반도체 메모리 장치의 제조방법.
  12. 제11항에 있어서, 상기 트랜지스터 게이트전극 상부의 상기 반도체층 영역이 트랜지스터 채널영역(47)인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  13. 제11항에 있어서, 상기 트랜지스터 채널영역(47)양측의 불순물이 도핑된 반도체층 영역이 트랜지스터의 소오스(31A)및 드레인(27)임을 특징으로 하는 반도체 메모리 장치의 제조방법.
  14. 제11항에 있어서, 상기 커패시터 스토리지노드(31B)는 트렌치내면상에 형성된 상기 불순물이 도핑된 반도체층에 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  15. 제11항에 있어서, 상기 스토리지 노트(31B)와 소오스(31A)는 상기 반도체층의 동일한 불순물 도핑영역에 형성됨을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  16. 제9항에 있어서, 상기 커패시터 스토리지 노드(31B)상에 유전체막(33)을 게재하여 커패시터 플레이트전극(35)을 형성하는 단계가 더 포함됨을 특징으로 하는 반도체 메모리 장치의 제조방법.
  17. 제1도전형의 고농도 기판영역(100)상에 제1도전형의 에피택셜층(21)을 형성하는 단계; 상기 제1도전형의 에피택셜층(21)상에 형성된 절연층(23)을 형성하는 단계; 상기 절연층(23)의 소정 부분을 이방성 식각에 의해 제거하여 트랜지스터 게이트전극 영역을 형성하는 단계; 상기 절연층(23)의 게이트전극영역에 도전물질을 매립하여 트랜지스터 게이트전극(25)을 형성하는 단계; 상기 절연층(23)과 제1도전형의 에피택셜층(21) 및 고농도 기판영역(100)의 소정부분에 트렌치(101)를 형성하는 단계; 결과물 전면에 제1유전체막(29)을 형성하는 단계; 상기 제1유전체막(29)상에 제2도전형의 반도체층(31)을 형성하는 단계; 상기 게이트전극(25) 상부 영역(47)을 제외한 상기 제2도전형의 반도체(31)에 불순물을 도핑시켜 트랜지스터 소오스영역(31A)과 드레인영역(27)및 커패시터 스토리지노드(31B)을 형성하는 단계; 상기 반도체층(31)을 소정 패턴으로 패터닝하여 액티브영역을 정의하는 단계; 상기 패터닝된 반도체층(31)전면에 제2유전체막(33)을 형성하는 단계; 상기 결과물 전면에 도전층을 형성한 후 소정 패턴으로 패터닝하여 커패시터 플레이트전극(35)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  18. 제17항에 있어서, 상기 트랜지스터 게이트전극 영역을 형성하기 위해 상기 절연층(23)의 소정 부분을 이방성 식각하는 단계에서 상기 에피택셜층(21)표면이 노출되도록 완전히 식각하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  19. 제17항에 있어서, 상기 트랜지스터 게이트전극 영역을 형성하기 위해 상기 절연층(23)의 소정 부분을 이방성 식각하는 단계에서 절연층(23)이 소정 두께만큼 남도록 식각하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  20. 제18항에 있어서, 상기 절연층을 이방성 식각한 후에 노출된 에피택셜층(21)표면에 얇은 산화막(23A)을 형성하는 단계가 더 포함됨을 특징으로 하는 반도체 메모리 장치의 제조방법.
  21. 제17항에 있어서, 상기 절연층(23)은 단일막 또는 다층막으로 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  22. 제21항에 있어서, 상기 절연층(23)은 산화막임을 특징으로 하는 반도체 메모리 장치의 제조방법.
  23. 제17항에 있어서, 상기 절연층(23)은 산화막위에 불순물이 도핑된 산화막(PSG)을 증착하여 형성하거나 산화막위에 도우프드 폴리실리콘을 증착하여 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  24. 제17항에 있어서, 상기 워드라인(25)은 도우프드 폴리실리콘을 상기 워드라인 영역에 형성된 절연층(23)상에 증착한후 에치백하여 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  25. 제17항에 있어서, 상기 제2도전형의 반도체층(31)은 폴리실리콘으로 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
  26. 제17항에 있어서, 상기 제2도전형의 반도체층(31)에 불순물을 도핑시키는 단계는 이온 주입 또는 확산 공정중의 어느 하나에 의해 행하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  27. 제17항에 있어서, 상기 커패시터 플레이트전극(35)을 형성한 후에 결과물 전면에 절연층(37)을 형성하는 단계; 상기 절연층(37) 소정 부분을 선택적으로 식각하여 상기 드레인영역(27)을 노출시키는 콘택홀을 형성하는 단계; 상기 절연층(37)상에 도전물질을 증착하고 소정 패턴으로 패터닝하여 상기 콘택홀을 통해 상기 드레인영역(27)에 접속되는 비트라인(39)을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  28. 제27항에 있어서, 상기 비트라인(39)은 도우프드 폴리실리콘 또는 폴리사이드 또는 A1중에서 선택된 어느 하나에 의해 형성함을 특징으로 하는 반도체 메모리 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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