KR100627942B1 - 하나이상의커패시터를갖는집적회로장치및상기회로장치의제조방법 - Google Patents
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Abstract
커패시터는 제 1기판(1)상에 배치되고, 콘택(K)을 갖는 회로 장치의 일부븐은 제 2기판(2)상에 배치된다. 제 1기판(1)은 제 2기판(2)과 결합되며, 이 경우에는 콘택(K)이 커패시터에 접한다. 제 2기판(2)과 제 1기판(1)의 결합은, 기판(1, 2) 결합시 콘택(K)이 나중에 커패시터를 규정하게 될 적어도 하나의 부분 커패시터에 어떠한 경우에도 접할 수 있도록 부분 커패시터가 제 1기판(1)상에 분배되고 콘택(K)의 콘택면의 크기가 결정되는 경우에 실제로 비정렬 방식으로 이루어질 수 있다. 커패시터가 다수의 부분 커패시터를 포함함으로써, 커패시터의 용량은 매우 커진다. 본 발명에 따른 회로 장치는 특히 DRAM-셀 장치이다.
Description
본 발명은 하나 이상의 커패시터를 갖는 집적 회로 장치에 관한 것이다.
새로운 집적 회로 장치를 개발하는 경우에는 패킹 밀도를 높여야 한다. 현재 상기 회로 장치는 대부분 평탄화 실리콘 기술로 실현된다.
패킹 밀도를 높일 수 있는 가능성은, 회로 장치의 커패시터를 평탄하게 실현하는 것이 아니라 트렌치 내에서 실현하는 것이다(예를 들어 P. Chatterjee et al. IEDM 86, Pages 128-131). 트렌치는 회로 장치가 배치된 반도체 기판 내에서 포토리소그래피 방법으로 형성된다. 구조물의 치수가 200㎚ 이하인 경우에는 이러한 구상이 문제가 되는데, 그 이유는 트렌치 구조물을 형성할 때 종종 에지 오프셋이 형성되며, 상기 에지 오프셋을 따라서 도전 채널이 형성되어 회로 장치의 인접한 소자들이 관통되기 때문이다. 또한, 트렌치를 제조할 때는 커패시터 폭과 커패시터 깊이 사이의 극도의 차이 때문에 문제점이 나타난다.
Y. Kawamoto et al., 'A 1,28㎛2 Bit-Line Shielded Memory Cell Technology for 64mbit DRAM's', Techn. Digest of VLSISymposium 1990, Page 13에는 커패시터를 스택 커패시터로서 형성하는 것이 제안된다. 표면을 확대시켜 메모리 커패시터의 용량을 증가시키기 위해서는, 패킹 밀도가 높으면 높을수록 제조하기가 점점 더 어려운, 폴리 실리콘으로 이루어진 비교적 복잡한 구조물이 요구된다.
포토리소그래피 방법으로 소자를 형성하는 경우에는, 한편으로는 각각의 기술로 제조 가능한 최소의 구조물 크기(F)로 인해서, 다른 한편으로는 약 1/3F에 달하는 정렬의 비정확성으로 인해서 패킹 밀도가 제한된다. 패킹 밀도를 더욱 확대하기 위해서 예를 들어 195 19 160호에는 자기 정렬 방식으로, 즉 정렬될 마스크를 사용하지 않고서 DRAM-셀 장치의 소자를 형성하는 방법이 제안되어 있다.
V. Lehmann, Material Letters 28 (1996) Pages 245-249에는 실리콘 기판 내에 커패시터를 형성하는 내용이 기술되어 있다. 상기 형성을 위해 실리콘 기판 내에는 포토리소그래피 방법에 의해서 커어프(kerf)가 형성되는데, 상기 커어프로부터 후속하는 전기 화학적인 에칭 공정에 의해서 기공이 형성된다. 그 다음에 상기 기공에는 커패시터 유전체 및 저장 노드가 제공된다.
Y. Hayashi et al, Symp. on VLSI Techn. (1990), Page 95 to 96에는, 소자를 포함하는 기판을 폴리이미드로 이루어진 접착층으로 결합시키는 것이 공지되어 있다. 기판 사이의 콘택은 Au/In-합금으로 채워지는 표면이 큰 관련 홈 및 텅스텐 핀을 통해서 실현된다.
본 발명의 목적은, 매우 높은 패킹 밀도로 제조될 수 있는, 적어도 하나의 커패시터를 포함하는 집적 회로 장치를 제공하는 것이다. 본 발명의 또 다른 목적은 상기 방식의 회로 장치를 제조하기 위한 방법을 제공하는 것이다.
상기 목적은, 제 1 기판 및 제 2 기판을 포함하며, 제 1 기판의 표면에 접하는 제 1 기판의 적어도 한 영역에는 적어도 2개의 부분 커패시터가 배치되고, 제 2 기판의 표면 영역에는 적어도 하나의 콘택이 배치되며, 제 1 기판의 표면에 평행한 상기 콘택의 콘택면의 횡단면의 치수는 적어도 부분 커패시터 사이의 간격 보다 더 크고, 콘택면은 부분 커패시터 중에서 적어도 하나의 부분 커패시터에 접하며, 커패시터는 콘택면에 접하는 부분 커패시터의 콘택면으로부터 형성되도록 구성된, 적어도 하나의 커패시터를 포함하는 집적 회로 장치, 및 제 1 기판의 표면에 접하는 제 1 기판의 적어도 한 영역에 적어도 2개의 부분 커패시터를 형성하고, 제 2 기판 상에 있는 상기 제 2 기판의 표면의 한 영역에 콘택면을 갖는 적어도 하나의 콘택을 형성하며, 제 1 기판의 표면에 평행한 상기 콘택의 횡단면의 치수는 적어도 부분 커패시터 사이의 간격보다 더 크며, 콘택면이 부분 커패시터 중에서 적어도 하나의 부분 커패시터에 접하도록 제 1 기판 및 제 2 기판을 결합시키고, 커패시터를 콘택면에 접하는 부분 커패시터의 콘택면으로부터 형성하며, 부분 커패시터를 형성하기 위해서 전기 화학적인 에칭에 의해 제 1 기판 내에 기공을 형성하고, 상기 기공에 커패시터 유전체를 제공하며, 부분 커패시터의 저장 노드를 형성하기 위해서 도전성 재료를 제공하여 구조화하도록 구성된, 상기 집적 회로 장치의 제조 방법에 의해서 달성된다. 본 발명의 다른 실시예는 종속항에서 기술된다.
본 발명에 따른 회로 장치에서는 제 2 기판과 제 1 기판이 결합된다. 제 1 기판 내에는 커패시터가 배치되고, 제 2 기판 내에는 콘택이 배치된다. 콘택의 콘택면은 커패시터에 접한다. 상기 콘택은 제 2 기판 내에 배치된 회로 장치의 일부분과 커패시터를 결합시킨다. 커패시터는 제 1 기판의 표면에 접하는 제 1 기판의 영역 내에 배치된 2개의 부분 커패시터 중에서 적어도 하나의 부분 커패시터를 포함한다. 표면에 평행한 콘택면의 횡단면의 치수는 적어도 2개의 부분 커패시터 사이의 간격 보다 더 크다.
커패시터를 콘택팅 할 때, 즉 기판을 결합할 때의 정렬 공차(adjustment tolerance)는 부분 커패시터 중에서 어느 부분 커패시터가 커패시터를 형성하는지를 상기 콘택팅이 결정하는 경우에 비로소 패킹 밀도를 축소시키지 않으면서 증대될 수 있다. 이를 위해서 콘택면의 치수는 하나의 부분 커패시터와 상기 영역의 에지 사이의 간격보다는 적어도 더 크다. 이 경우 콘택면은 정해진 부분에 배치될 필요는 없고, 상기 영역의 임의의 한 부분에 배치되면 되는데, 그 이유는 어떠한 경우에도 나중에 커패시터를 규정하게 될 부분 커패시터 중에서 적어도 하나의 부분 커패시터에 콘택면이 접하기 때문이다. 상기 영역이 크면 클수록 정렬 공차는 점점 더 커진다. 제 2 기판과 제 1 기판의 결합은, 기판 결합시 콘택이 나중에 커패시터를 규정하게 될 적어도 하나의 부분 커패시터에 어떤 경우에도 접하도록 부분 커패시터가 제 1 기판 상에 분배되어 콘택의 콘택면의 치수가 결정되는 경우에 실제로 비정렬 방식(unadjusted manner)으로 이루어질 수 있다.
패킹 밀도가 높아질수록 부분 커패시터는 서로 더 조밀하게 나란히 배치되고, 콘택면은 더 작아진다. 상기 영역 내에 수많은 부분 커패시터들이 조밀한 간격으로 서로 떨어져 배치되고, 콘택면의 횡단면의 치수가 상기 간격 보다 약간만 더 큰 경우에, 큰 정렬 공차 및 높은 패킹 밀도에 도달될 수 있다. 이 경우 상기 영역의 에지와 그에 인접한 부분 커패시터 사이의 간격은 바람직하게 서로 인접한 부분 커패시터 사이의 간격보다 더 크지 않다.
커패시터는 하나 이상의 부분 커패시터를 포함하는 것이 바람직하다. 그럼으로써, 표면이 확대되고 그에 따라 커패시터의 용량도 확대된다. 이 경우에는 상응하게 콘택면도 더 크다. 정렬 공차는, 콘택면의 치수가 적어도 부분 커패시터와 상기 영역의 에지 사이의 간격의 2배 보다 더 큰 경우에도, 그리고 콘택면이 제 1 기판의 영역 내부에 배치되는 경우에도 확대될 수 있다.
회로 장치는 또한 다수의 커패시터 및 다수의 콘택면을 포함할 수도 있다. 이 경우 부분 커패시터는 콘택면이 접하게 되는 단 하나의 영역 내에 배치될 수 있다.
회로 장치는 예를 들어 DRAM-셀 장치일 수 있다. 제 2 기판 상에는 선택 트랜지스터가 있는데, 상기 트랜지스터의 제 2 소스/드레인 영역은 비트 라인과 연결되고, 게이트 전극은 상기 비트 라인에 대해 가로로 진행하는 워드 라인과 연결된다. 제 1 소스/드레인 영역 상에는 콘택이 배치된다. 선택 트랜지스터는 패킹 밀도를 확대시키기 위해서 수직으로 형성될 수 있다. 워드 라인은 스페이서로서 형성될 수 있다. 상기 경우에 하나의 메모리 셀의 표면은 4F2 또는 더 작을 수 있다.
부분 커패시터는 규칙적으로, 불규칙적으로 및/또는 단범위 규칙도(short-range order)로 상기 영역 위에 분배될 수 있다.
부분 커패시터를 제조하기 위해서 제 1 기판은 전기 화학적으로 에칭되는 반도체 재료로 이루어진다. 이 때 형성되는 기공에는 하나의 커패시터 유전체가 제공된다. 부분 커패시터의 저장 노드를 형성하기 위해서 도전성 재료가 제공된다. 부분 커패시터의 상기 저장 노드는 도전성 재료가 구조화됨으로써 서로 절연될 수 있다.
전기 화학적으로 에칭할 때 기판은 플루오르화수소산을 함유하는 매체를 포함하는 전해셀의 양극의 전극으로서 접속될 수 있다. 전위를 인가함으로써 제 1 기판 내에 기공이 형성된다. 부분 커패시터는 기공 내에서 실현된다. 제 1 기판의 전류강도 및 도펀트 농도에 따라 기공의 폭은 10㎚ 내지 100㎚이고, 규칙적으로 또는 불규칙적으로 배치된다. 서로 인접한 부분 커패시터 사이의 간격의 크기는 대략 동일할 수 있다. 이러한 경우는 예를 들어 n-도핑된 기판의 전류 밀도가 약100㎃/㎠ 이고 도펀트 농도가 약 1018㎝-3인 경우이다. 부분 커패시터 사이의 동일한 간격뿐만 아니라 부분 커패시터의 공간적으로 균일한 배치는, 제 1 기판이 예비적으로 구조화된 경우에 도달될 수 있다. 이를 위해서, 예를 들어 기공의 공간적인 배치를 결정하는, 균일하게 배치된 작은 커어프가 제 1 기판 내에 형성된다. 상기 커어프는 예를 들어 포토리소그래피 방법으로 형성될 수 있다. 이 경우에는 단색의 간섭광의 간섭 현상도 충분히 이용될 수 있다.
제 1 기판 및 제 2 기판이 큰 정렬 공차로 서로 결합되고, 부분 커패시터가 대략 동일한 크기의 간격으로 불규칙적으로 서로 떨어져 배치되면, 콘택면의 치수가 서로 인접한 부분 커패시터의 중심 사이의 간격의 약 10배와 같은 것이 바람직하 같다. 부분 커패시터의 간격이 동일한 경우에는, 하나의 커패시터의 부분 커패시터의 개수의 편차가 다만 1정도이기 때문에, 커패시터의 용량은 비교적 정확하게 고정될 수 있다.
제 2 기판과 제 1 기판의 결합은 예를 들어 공융 방식(eutectic)으로 이루어질 수 있다. 상기 목적을 위해서는 콘택 상에 및/또는 저장 노드 상에 콘택면을 위해서 예를 들어 금이 제공된다. 그 다음에, 제 1 기판 및 제 2 기판이 결합되어 약 400내지 500℃까지 가열됨으로써, 제 1 기판은 제 2 기판과 견고하게 결합된다.
커패시터 유전체는 예를 들어 ONO-층으로 이루어질 수 있다. 이 경우 O는 산화 실리콘을 의미하고, N은 질화 실리콘을 의미한다. 그러나 예를 들어 세라믹과 같은 다른 유전체 재료도 생각할 수 있다.
커패시터의 용량을 높이기 위해서는, 제 1 기판이 상기 제 1 기판의 표면에 접하는 하나의 층내에서 고도핑 되는 것이 바람직하다. 상기 층은 예를 들어 주입에 의해 형성될 수 있다. 대안적으로, 기공을 형성한 후에는 확산원이 증착될 수 있는데, 상기 확산원으로부터 템퍼링에 의해서 도펀트가 기판내로 확산된다. 그 다음에 도펀트 공급원이 제거되고 나서 커패시터 유전체가 형성될 수 있다. 도펀트 공급원으로서는 예를 들어 포스포르 규산 유리가 적합하다.
저장 노드용의 도전성 재료로서는 예를 들어 도핑된 폴리 실리콘이 사용될 수 있다. 그 다음에, 상기 저장 노드를 서로절연하기 위해서 폴리 실리콘이 화학-기계적으로 폴리싱 및/또는 재에칭될 수 있다. 후속하는 에피텍셜 성장에 의해서 저장 노드가 제 1 기판의 표면 내부로 확대되며, 이것은 콘택면에 대한 결합을 용이하게 한다.
도면에 도시된 본 발명의 실시예는 하기에서 자세히 설명된다.
도면은 척도에 맞게 도시되지 않았다.
실시예에서 제 1 기판(1)은 n-도핑된 실리콘을 포함한다. 실리콘의 도펀트 농도는 대략 1018㎝-3이다. 제 1 기판(1)은 제 1 전압 단자와 연결되고, 플루오르화수소산 용액(25 중량%)에 침지된다. 플루오르화수소산 용액 내에는 제 2 전압 단자와 연결된 전극이 있다. 그 다음에, 제 1 전압 단자와 제 2 전압 단자 사이에 약 2볼트에 달하는 전압이 형성된다. 제 1 전압단자와 제 2 전압 단자 사이의 전압차는 (+)이다. 형성되는 유동 밀도는 약 100㎃/㎠에 달한다. 몇 분 후에는 폭이 약 100㎚이고 깊이가 수 ㎛인 기공(P)이 제 1 기판(1)내에 형성된다. 원하는 기공 깊이에 도달된 후에는 전기 화학적인 에칭이 종결된다. 서로 인접한 기공(P)의 중심 사이의 간격은 대략 동일하며, 그 간격은 약 20㎚에 달한다(도 1 참조). 기공(P)은 공간적으로 균일하게 배치되지 않는다.
고도핑층(S)을 형성하기 위해서, 수 ㎚두께의 포스포르 규산염 유리가 도펀트 공급원으로서 제 1 기판(1)의 표면(O1) 상에 증착된다. 그 다음에, 템퍼링에 의해서 약 100㎚ 깊이의 포스포르인산염 유리로 이루어진 도펀트가 제 1 기판(1)내로 확산됨으로써, 층(S)이 형성된다. 형성된 층(S)은 n-도핑되었고, 도펀트 농도는 약 1020㎝-3이다. 상기 층(S)은 커패시터의 커패시터 플레이트로서 적합하다.
그 다음에 포스포르인산염 유리가 제거된다. 부식제로서는 예를 들어 HF가 적합하다.
커패시터 유전체(Kd)를 형성하기 위해서 ONO-층이 형성된다. 이 경우 O는 산화 실리콘을 의미하고, N은 질화 실리콘을 의미한다. ONO-층을 형성하기 위해서 제일 먼저 열적 산화에 의해 약 2㎚ 두께의 산화 실리콘층이 성장된다. 그 다음에는 약 2㎚ 깊이로 그 위에 산화되는 약 4㎚의 질화 실리콘이 증착된다(도 2 참조).
부분 커패시터의 저장 노드(Sp)를 형성하기 위해서, 그 다음에 도핑되는 폴리 실리콘이 5㎚의 두께로 증착된다(도 2 참조). 재에칭에 의해서 상이한 부분 커패시터의 저장 노드(Sp)는 서로 절연된다(도 3 참조). 이 경우 커패시터 유전체(Kd)는 부분적으로 노출된다. 그 다음에는 저장 노드(Sp)가 선택적 에피텍셜에 의해서 제 1 기판(1) 표면(O1) 안쪽까지 연장된다(도 3 참조).
제 2 기판(2)내에서는 선택 트랜지스터, 워드 라인 및 비트 라인이 형성된다(도 4 참조). 선택 트랜지스터는 예를 들어 평탄한 트랜지스터이다. 상기 트랜지스터는 또한 예를 들어 수직 트랜지스터일 수도 있다. 선택 트랜지스터의 제 1 소스/드레인-영역(S/D1)에는 콘택(K)이 제공된다. 상기 콘택(K)은 예를 들어 100㎚로 도핑된 폴리 실리콘 및 200㎚의 텅스텐을 함유한다. 선택 트랜지스터의 제 2 소스/드레인 영역(S/D2)은 비트 라인(Bl)과 연결된다. 비트 라인(B1)은 워드 라인(Wl)에 횡으로 진행한다. 선택 트랜지스터의 게이트 전극(Ga)은 게이트 유전체(Gd)에 접하며, 워드 라인(Wl)과 연결된다. 워드 라인(Wl)은 예를 들어 질화 실리콘으로 이루어진 제 1 절연 구조물(I1)에 의해서 커버된다. 워드 라인(Wl) 및 비트 라인(Bl)은 예를 들어 폴리 실리콘, MoSi 및/또는 알루미늄을 함유한다.
약 500㎚ 두께의 제 2 절연층(I2)을 형성하기 위해서 SiO 2 가 약 500㎚ 두께로 증착되며, 콘택(K)의 콘택면(KF)이 노출될 때까지 화학 기계적인 폴리싱에 의해서 평탄화 및 재에칭된다. 상기 제 2 절연층(I2)은 제 2 기판(2) 상에 있는 회로 장치의 부분들을 보호한다.
그 다음에 콘택(K)의 콘택면(KF)이 도금된다. 제 1 기판(1) 및 제 2 기판(2)이 결합되어 약 400 내지 500℃까지 가열됨으로써, 제 1 기판(1) 및 제 2 기판(2)은 비정렬 방식으로 서로 결합된다(도 5 참조).
본 발명에 따른 회로 장치 및 상기 회로 장치의 제조 방법에 의해서, 매우 높은 패킹 밀도로 제조될 수 있는, 적어도 하나의 커패시터를 포함하는 집적 회로 장치를 제공할 수 있게 되었다.
도 1은 전기 화학적인 에칭에 의해 기공이 형성된 후의 제 1 기판을 도시한 개략도이다.
도 2는 하나의 층 및 커패시터 유전체가 형성된 후, 그리고 도핑된 폴리 실리콘 층이 증착된 후의 제 1 기판을 도시한 개략도이다.
도 3은 도핑된 폴리 실리콘층이 재에칭된 다음에 에피텍셜 방식으로 성장됨으로써, 저장 노드가 형성된 후의 제 1 기판을 도시한 개략도이다.
도 4는 선택 트랜지스터, 워드 라인, 비트 라인 및 콘택이 형성된 후의 제 2 기판을 위에서 바라본 단면도이다.
도 5는 제 1 기판이 제 2 기판과 비정렬 방식으로 서로 결합된 후의 제 1 기판과 제 2 기판의 횡단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 제 1 기판 2 : 제 2 기판
Bl : 비트 라인 Ga : 게이트 전극
Gd : 게이트 유전체 I1: 제 1 절연 구조물
I2 : 제 2 절연 구조물 K : 콘택
KF : 콘택면 Kd : 커패시터 유전체
O1 : 제 1 기판의 표면 O2 : 제 2 기판의 표면
S : 고도핑 층 S/D1 : 제 1 소스/드레인 영역
S/D2 : 제 2 소스/드레인 영역 Sp : 저장 노드
Wl : 워드 라인
Claims (22)
- - 제 1 기판(1) 및 제 2 기판(2)을 포함하며,- 상기 제 1 기판(1)의 표면(O1)에 접하는 상기 제 1 기판(1)의 적어도 한 영역에는 적어도 2개의 부분 커패시터들이 배치되고,- 상기 제 2 기판(2)의 표면(O2) 영역에는 적어도 하나의 콘택(K)이 배치되며,- 상기 제 1 기판(1)의 표면(O1)에 평행한 상기 콘택(K)의 콘택면(KF)의 횡단면 치수는 적어도 상기 부분 커패시터들 사이의 간격보다 더 크고,- 상기 콘택면(KF)은 상기 부분 커패시터 중에서 적어도 하나의 부분 커패시터에 접하며,- 커패시터는 상기 콘택면(KF)에 접하는 부분 커패시터들로 형성되는, 집적 회로 장치.
- 제 1 항에 있어서,- 상기 콘택면(KF)의 횡단면의 치수는 상기 부분 커패시터와 상기 영역의 에지 사이의 간격보다 더 크고,- 상기 콘택면(KF)은 상기 영역의 적어도 한 부분에 접함으로써 상기 부분 커패시터들 중에서 적어도 하나의 부분 커패시터에 접하게 되며,- 상기 콘택면(KF)은 상기 영역 밖에서는 접하지 않는, 집적 회로 장치.
- 제 1 항에 있어서,상기 커패시터가 적어도 2개의 상기 부분 커패시터들을 포함하는, 집적 회로 장치.
- 제 3 항에 있어서,- 상기 콘택면(KF)의 횡단면의 치수는 상기 부분 커패시터들의 중심 사이의 간격 및 상기 부분 커패시터들 중에서 하나의 부분 커패시터와 상기 영역의 에지 사이의 간격 보다 적어도 2배 이상 더 크고,- 상기 콘택면(KF)이 상기 영역의 적어도 일부분에 접함으로써, 상기 부분 커패시터들 중에서 적어도 2개의 부분 커패시터들에 접하게 되는, 집적 회로 장치.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,서로 인접한 부분 커패시터들 사이의 간격은 거의 동일한, 집적 회로 장치.
- 제 5 항에 있어서,상기 부분 커패시터는 불규칙적으로 또는 단범위 규칙도(short-range order)로 나란히 상기 영역 위에 분포되는, 집적 회로 장치.
- 제 5 항에 있어서,상기 커패시터는 적어도 5개의 상기 부분 커패시터들을 포함하는, 집적 회로 장치.
- 제 6 항에 있어서,상기 커패시터가 적어도 5개의 상기 부분 커패시터들을 포함하는, 집적 회로 장치.
- 제 1 항, 2 항, 3 항 또는 제 4 항에 있어서,상기 제 1 기판(1) 및/또는 상기 제 2 기판(2)의 영역 중에서 상기 제 1 기판(1)의 표면(O1) 및/또는 상기 제 2 기판(2)의 표면(O2)에 마주 놓인 표면상에는 다른 하나의 콘택이 제공되는, 집적 회로 장치.
- 제 1 항, 2 항, 3 항, 4 항, 6 항, 7 항 또는 제 8 항에 있어서,DRAM 셀 장치인, 집적 회로 장치.
- 제 5 항에 있어서,DRAM 셀 장치인, 집적 회로 장치.
- - 제 1 기판(1)의 표면(O1)에 접하는 상기 제 1 기판(1)의 적어도 한 영역에 적어도 2개의 부분 커패시터를 형성하고,- 제 2 기판(2) 상에 있는 상기 제 2 기판(2)의 표면(O2)의 한 영역에 콘택면(KF)을 갖는 적어도 하나의 콘택을 형성하며, 상기 제 1 기판(1)의 표면(O1)에 평행한 상기 콘택의 횡단면 치수는 적어도 상기 부분 커패시터 사이의 간격 보다 더 크며,- 상기 콘택면(KF)이 상기 부분 커패시터 중에서 적어도 하나의 부분 커패시터에 접하도록 상기 제 1 기판(1) 및 상기 제 2 기판(2)을 결합시키고,- 커패시터를 상기 콘택면(KF)에 접하는 상기 부분 커패시터들로 형성하며,- 상기 부분 커패시터들을 형성하기 위해서 전기 화학적인 에칭에 의해 상기 제 1 기판(1) 내에 기공들(pore)(P)을 형성하고,- 상기 기공들(P)에 커패시터 유전체(Kd)를 제공하며,- 상기 부분 커패시터의 저장 노드(Sp)를 형성하기 위해서 도전성 재료를 제공하여 구성되는, 적어도 하나의 커패시터를 갖는 집적 회로 장치의 제조 방법.
- 제 12 항에 있어서,- 상기 기공(P)이 형성된 후에, 반도체 재료를 제 1 도펀트 농도로 함유하는 상기 제 1 기판(1)내에 도펀트 공급원을 증착하고,- 템퍼링(tempering)에 의해서 상기 도펀트 공급원으로부터 도펀트를 상기 제 1 기판(1)내로 확산시킴으로써, 상기 제 1 기판(1) 내부에서 제 2 도펀트 농도를 갖는 층(S)을 형성하는, 집적 회로 장치 제조 방법.
- 제 12 항 또는 제 13 항에 있어서,상기 기공들(P)이 형성되기 전에 상기 제 1 기판(1)을 사전구성(prestructure)함으로써, 상기 기공들(p)의 3차원 배치를 특정하는, 집적 회로 장치 제조 방법.
- 제 12 항 또는 제 13 항에 있어서,상기 제 1 기판(1) 및 상기 제 2 기판(2)을 공융적으로(eutectic) 결합시키는, 집적 회로 장치 제조 방법.
- 제 15 항에 있어서,- 상기 콘택면(KF) 및/또는 상기 저장 노드(Sp)에 금을 제공하고,- 상기 제 1 기판(1) 및 상기 제 2 기판(2)을 결합하고 약 400℃-500℃까지 가열시키는, 집적 회로 장치 제조 방법.
- 제 12 항, 13 항 또는 제 16 항에 있어서,적어도 5개의 상기 부분 커패시터들로 상기 커패시터를 형성하는, 집적 회로 장치 제조 방법.
- 제 14 항에 있어서,적어도 5개의 부분 커패시터들로 커패시터를 형성하는, 집적 회로 장치 제조 방법.
- 제 12 항, 13 항, 16 항 또는 제 18 항에 있어서,DRAM-셀 장치를 제조하는, 집적 회로 장치 제조 방법.
- 제 14 항에 있어서,DRAM-셀 장치를 제조하는, 집적 회로 장치 제조 방법.
- 제 18 항에 있어서,DRAM-셀 장치를 제조하는, 집적 회로 장치 제조 방법.
- 제 12 항, 13 항, 16 항, 20 항 또는 제 21 항에 있어서,상기 제 1 기판(1) 및/또는 상기 제 2 기판(2)의 영역 중에서 상기 제 1 기판(1)의 표면(O1) 및/또는 상기 제 2 기판(2)의 표면(O2)에 마주보는 표면상에 다른 하나의 콘택을 제공하는, 집적 회로 장치 제조 방법.
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