KR20020020884A - 이중 게이트 트랜지스터 - Google Patents

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Abstract

본 발명은 한 쌍의 수직, 이중 게이트 CMOS 트랜지스터를 갖는 반도체 본체이다. 절연층은 반도체 본체의 표면 아래에 수평으로 연장되며, 상기 절연층은 한 쌍의 트랜지스터의 아래에 배치된다. 추가적인 트랜지스터와 함께 트랜지스터는 동기화 디램(SRAM) 어레이를 형성하기 위해 배열된다. 상기 어레이는 행과 열로 배열된 다수의 SRAM 셀을 포함하며, 각각의 셀은 워드라인 콘택에 연결된 워드라인을 포함한다. 워드라인 콘택은 셀의 4개의 인접한 셀에 공통된다. 셀들중 하나는 SRAM 회로를 제공하기 위해 배열된 전기적으로 상호 연결된 다수의 MOS 트랜지스터를 갖는다. 각각의 셀은 VDD 콘택과 VSS 콘택을 갖는다. 상기 콘택중 하나는 각각의 셀내의 중앙에 배치되며, 콘택중 다른 하나는 셀들중 4개의 인접한 하나에 공통된다. 각각의 셀은 콘택중 공통된 콘택과 셀의 주변 구석에 배치된 워드라인 콘택을 갖는다.

Description

이중 게이트 트랜지스터 {DOUBLE GATED TRANSISTOR}
종래 기술에서 공지된 바와 같이, 전계 효과 트랜지스터(FET)는 소스 영역과 드레인 영역사이에 배치된 게이트 채널 영역을 포함한다. 게이트 전극에 인가된 전압은 소스와 드레인 영역사이의 게이트 채널을 지나는 캐리어의 흐름을 제어한다. 그러한 FET을 형성하기 위하여 사용되는 표면적을 최소화하는 것이 바람직하다.
본 발명은 트랜지스터와 관련되며, 특히 트랜지스터의 게이트 채널 영역의 대향면상에 게이트를 갖는 전계 효과 트랜지스터와 관련된다.
도 1은 본 발명에 따른 제작시 한 단계에서의 반도체 본체의 평면도이다.
도 2a는 도 1의 2A-2A 라인을 따라 절단된 도 1의 반도체 본체의 횡단면도이다.
도 3a는 도 1의 3A-3A를 따라 절단된 도 1의 반도체 본체의 횡단면 사시도이다.
도 2b-2e, 2ea, 2eb, 2ec, 2ed, 2f-2p, 2pa, 2pb, 2q-2s는 본 발명에 따른 제작시 다양한 단계에서의 도 2a의 본체의 횡단면도이다.
도 3a-3d 및 3n은 본 발명에 따른 제작시 다양한 단계에서의 도 3a의 본체의 횡단면도이며, 도 3a, 3b, 3c, 3d 및 3n은 도 2a-2d 및 2n에 상응하는 단계이다.
도 4는 SRAM 셀의 개략도이다.
도 5a-5b와 5f-5g는 본 발명에 따른 제작시 다양한 단계에서 도 1의 반도체 본체내의 도 4의 SRAM 셀의 평면도이다.
도 5c, 5d 및 5e는 도 5b의 5C-5C, 5D-5D 및 5E-5E 라인을 따라 절단된 도 4의 SRAM 셀의 횡단면도이다.
도 6은 도 4 및 5a-5e의 셀의 어레이 부분의 평면도이다.
본 발명의 한 실시예에 따르면, 소스 영역과 드레인 영역사이에 배치된 게이트 채널 영역을 갖는 트랜지스터를 갖는 반도체 본체가 제공된다. 상기 영역들은 본체내에 배치되며 본체의 표면 아래로 수직으로 연장된다. 한 쌍의 유전체층이 제공되며, 각각은 게이트 채널 영역의 한 쌍의 대향하는 표면부중 상응하는 하나에 배치된다. 한 쌍의 게이트 전극이 제공되며, 각각은 한 쌍의 유전체층중 상응하는 하나에 배치된다.
다른 실시예에 따르면, 한 쌍의 트랜지스터를 갖는 반도체 본체가 제공된다.트랜지스터 각각은 소스 영역과 드레인 영역사이에 배치된 게이트 채널 영역을 갖는다. 상기 영역들은 본체의 표면 아래로 수직으로 연장되는 공통 영역에 의해 수평으로 분리된다. 다수의 유전체층이 제공되며, 각각은 한 쌍의 게이트 채널 영역의 각각의 대향하는 표면부상에 배치된다. 다수의 게이트 전극 전도 영역이 제공되며, 제 1 영역은 다수의 유전체층중 상응하는 하나 위에 배치된다. 한 실시예에서, 다수의 게이트 도체 영역은 공통 영역내에 배치되며, 한 쌍의 트랜지스터를 위한 공통 게이트 도체 영역을 제공한다.
다른 실시예에 따르면, 절연층은 반도체 본체의 표면 아래로 수평으로 연장되며, 그러한 절연층은 한 쌍의 트랜지스터 아래에 배치된다.
다른 실시예에 따르면, 한 쌍의 트랜지스터는 CMOS 트랜지스터이다.
다른 실시예에 따르면, 동기화 디램(Synchronous Dynamic Random Access)(SRAM) 어레이가 제공된다. 어레이는 행과 열에 배치된 다수의 SRAM 셀을 포함하며, 상기 셀들 각각은 워드라인 콘택(WORDLINE CONTACT)에 연결된 워드라인(WORDLINE)을 갖는다. 워드라인 콘택은 셀들중 4개의 인접하는 셀에 공통된다.
다른 실시예에 따르면, 셀들 각각은 SRAM 회로를 제공하기 위해 배열된 전기적으로 상호연결된 MOS 트랜지스터를 갖는다. 셀들 각각은 VDD 콘택과 VSS 콘택을 갖는다. 그러한 콘택중 하나는 셀들 각각의 내부 중앙에 배치되며, 콘택중 다른 하나는 셀들중 4개의 인접하는 셀에 공통된다.
다른 실시예에 따르면, 셀들 각각은 콘택중 공통된 콘택과 셀의 주변, 구석영역에 배치된 워드라인 콘택을 갖는다.
다른 실시예에 따르면, 반도체 본체내에 트랜지스터를 형성하기 위한 방법이 제공된다. 상기 방법은 반도체 본체의 수평 표면 부분상에 소정의 수직 두께를 갖는 재료층을 형성하는 단계를 포함한다. 마스크로서 재료층을 사용하면, 트렌치는 반도체 본체의 마스크되지 않은 부분내에 에칭된다. 소스, 드레인 및 게이트 채널 영역은 재료층에 의해 마스크된 반도체 본체의 부분내에 형성된다.
다른 실시예에 따르면, 게이트 절연체는 트렌치의 측벽상에 형성된다. 또한, 게이트 도체는 트렌치내에 형성된다.
다른 실시예에 따르면, 반도체내에 트랜지스터를 형성하기 위한 방법이 제공된다. 상기 방법은 반도체 본체의 수평 표면 부분상에 소정의 수직 두께를 갖는 재료층을 형성하는 단계를 포함한다. 마스크로서 재료층을 사용하면, 트렌치는 반도체 본체의 마스크되지 않은 부분내에 에칭된다. 소스, 드레인 및 게이트 채널 영역은 재료층에 마스크된 반도체 본체의 반도체 부분의 표면 부분내에 수직적인 관계로 형성된다. 게이트 도체는 게이트 채널 영역의 대향면 상에 형성된다.
다른 실시예에 따르면, 반도체 본체내에 트랜지스터를 형성하기 위한 방법이 제공된다. 상기 방법은 수직으로 연장되는 측벽부를 갖는 그러한 재료를 제공하기 위해 반도체 본체의 수평 표면을 따라 커버링 재료를 패턴하는 단계를 포함한다. 소정의 두께를 갖는 재료층은 커버링 재료의 수평 표면상에 등각으로 증착되며, 그러한 재료층의 수직으로 연장되는 부분을 제공하기 위하여 커버링 재료의 수직으로 연장되는 측벽부상에 등각으로 증착된다. 재료층은 커버링 재료의 수평 표면부 상에 증착된 그러한 재료의 부분을 제거하기 위하여 이방성으로 에칭되며, 그러한 재료층의 수직으로 연장되는 부분이 남겨진다. 마스크로서 재료층의 수직으로 연장되는 부분을 사용하면, 트렌치는 반도체 본체의 마스크되지 않은 부분내에 에칭된다. 소스, 드레인 및 게이트 채널 영역은 재료층의 수직으로 연장되는 부분에 의해 마스크된 반도체 본체의 부분으로 형성된다.
본 발명의 이러한 특징과 다른 특징은 도면과 함께 이하의 상세한 설명으로부터 명백해질 것이다.
도 1, 2a 및 3a에서, 얕은 트렌치 절연(STI) 유전체 영역(10)(도 3a)은 단일 결정 반도체 기판의 수평 평면내의 라인(11)을 따라 형성된다. 여기서, 기판은 p-형 전도, 붕소 도핑된 실리콘 본체(14)이다. 여기서, STI 영역(10)의 얕은 트렌치은 임의의 통상적인 기술을 사용하여 이산화규소로 충전된다. 그 결과, STI 영역(10)은 실리콘 본체(14)내에 활성 영역(12)을 형성하며, 여기서 활성 영역은 라인(11)사이에 약 320㎚의 폭을 갖는다. 그리고 나서, 활성 영역(12)은 약 80㎚의 두께를 갖는 제 1 질화규소층(20)으로 덮혀진다. 20㎚ 의 두께를 갖는 제 2 질화규소층(22)과 320㎚의 더 두꺼운 이산화규소층(24)이 제 1 질화규소층(20)상에 연속하여 증착된다. 320㎚의 폭을 갖는 윈도우(28)을 형성하기 위하여, 통상적인 리소그라피를 사용하여 패턴된 포토레지스트층인 게이트 도체 마스크(26)는 이산화규소층(24)상에 형성된다. 마스크로서 패턴된 포토레지스트층(26)을 사용하여, 윈도우(28)에 의해 노출된 이산화규소층(24)의 부분은 제 2 질화규소층(22)의 하부 표면부를 노출시키기 위하여 (예를 들면, 반응성 이온 에칭(RIE) 처리를 사용하여)이방성으로 에칭된다. 제 2 질화규소층(22)의 노출된 부분은 도 2a 및 3a에서 도시된 바와 같이, 제 1 질화규소층(20)의 하부 표면부를 노출시키기 위하여 (예를 들면, 반응성 이온 에칭(RIE) 처리를 사용하여) 이방성으로 에칭된다. 그리고 나서, 포토레지스트층(26)은 제거된다. RIE 처리는 패턴된 이산화규소층(24)과 제 2 질화규소층(22)으로 이루어진 혼합 마스크(21)를 형성한다. 그래서, 혼합 마스크(21)는 윈도우(28)를 갖는 마스크를 수평으로 이격되며, 대향되고, 수직으로 연장되는 측벽(30)에 제공한다. 또한, 윈도우는 제 1 질화규소층(20)의 부분을 노출시키며, 그러한 마스크는 제 1 질화규소층(20)의 윈도우되지 않은(non-windowed) 부분을 덮는다.
도 2b와 3b를 설명하면, 여기에서는 다결정 실리콘인 희생재료층(32)은 혼합 마스크(21)상에 등각으로 증착된다. 다결정 실리콘층(32)은 소정의 균일한 두께, 여기서는 약 20㎚의 두께로 증착된다. 질화규소층(34)은 다결정 실리콘층(32)상에 등각으로 증착된다. 질화규소층(34)은 소정의 균일한 두께, 여기서는 약 20㎚의 두께로 증착된다. 도 3b로부터, 이러한 다결정 실리콘층과 질화규소층(32, 34)은 STI 이산화규소 영역(10)으로 각각 연장된다는 것을 알 수 있다. 그 다음에, RIE 처리는 수평으로 증착된 질화규소층(34)의 부분을 제거하기 위해 사용되며, 연속하여 그 하부의 다결정 실리콘층(32)의 수평부분은 질화규소층(34)의 수직으로 연장된 부분과 다결정 실리콘(32)의 수직으로 연장된 부분을 남긴다. 질화규소층(34)과 다결정 실리콘(32)의 상부 표면은 노출된다는 것을 알 수 있다.
그 다음에, 질화규소층(34)의 하부절단을 피하기 위하여 이방성 에칭(예를 들면, 반응성 이온 에칭(RIE))처리를 사용하여, 다결정 실리콘층(32)의 수직으로 연장된 부분은 도 2c 및 3c에서 도시된 구조를 생성하기 위해 선택적으로 제거된다. 다결정 실리콘층(32)의 부분은 수직 질화규소층 또는 스페이서(34) 아래에 놓여진다. 그래서, 이산화규소층(24)/질화규소층(22)의 측벽과 질화규소 스페이서(34)사이에 슬릿(35)이 형성된다. 슬릿들(35) 각각은 희생, 다결정 실리콘층(32)(도 2b 및 3b)의 두께와 대체로 동일한 폭을 갖는다. 슬릿(35)의 폭은 질화규소 스페이서(34)사이의 스팬(37)보다 더 적다. 슬릿들(35) 각각은 윈도우(28)(도 2a 및 3a)의 측벽과 질화규소 스페이서(34)의 수직으로 연장된 부분사이에 있다. 질화규소 스페이서(34)사이의 슬릿(35)과 스팬(37)은 도 2c 및 3c에서 도시된 바와 같이 제 1 질화규소층(20)의 표면부(40)를 노출시킨다.
그 다음에, 도 2b 및 3c에 도시된 구조는 질화규소에 관하여 이산화 규소가 상당히 더 높은 에칭 비율을 갖는(예를 들면, 여기서는 4대 1의 비) 이방성 에칭과 접촉하게 된다. 여기에서는, 예를 들면, 에칭은 플루오르화 탄소 화합물(예를 들면, CHF3+N2+02)이다. 실리콘 기판(14)의 기본 표면 부분(42)(도 2d 및 3d)을 노출시키도록 제 1 질화규소층(20)의 노출된 부분이 에칭된 후에, 에칭은 중지된다. 그 결과 구조물은 도 2d 및 3d에 도시된다. 에칭 처리가 사용되어, (a) 한 쌍의 수평으로 이격되며, 수직으로 연장되는 질화규소 바(44)(도 2d)가 제 1 질화규소층(20)내에 형성되며, 그러한 바(44)는 한 쌍의 질화규소 스페이서(34)(도 2c)의 수직으로 연장되는 부분 아래에 배치된 제 1 질화규소층(20)의 영역내에 위치되며; (b) 슬릿(35)(도 2c) 아래에 배치된 제 1 질화규소층(20)의 부분을 제거하여, 슬릿(35)의 아래에 배치된 실리콘 반도체 본체(14)의 기본 표면 부분(42)(도 2d)를 노출시키며; (c) 이산화규소층(24)(도 2c)과 제 2 기본 질화규소층(22)을 제거하며; 그리고 (d) 도 2d 와 3d에서 도시된 바와 같이, 혼합 마스크(21)(도 2c)의 덮혀진, 윈도우되지 않은 부분 아래에 배치된 제 1 질화규소층(22)의 부분과 질화규소 바(44) 및 반도체 본체의 수평 표면상에 제 2 질화규소 마스크를 제공하는 제 1 질화규소층(20)의 윈도우되지 않은 부분이 남게된다. 도 3d에서 도시된 바와 같이, 수평으로 이격된 한 쌍의 질화규소 바(44)의 형성에 덧붙여, 이산화규소 스페이서(44)는 STI 영역(10)내에 형성된다. 이러한 이산화규소 스페이서(44)는 짧은 습식 에칭으로 제거된다.
다음으로, 도 2d에서 도시되는 마스크로서 패턴된 질화규소(20)를 사용하여, 이방성 에칭(RIE)이 반도체 본체(14)의 노출된 표면 부분안으로 에칭되어 그러한 본체(14)내에 슬릿(35)(도 2c)을 따라 정렬된 반도체 본체(14)의 표면부 아래에 비교적 좁은 한 쌍의 홈(48)(도 2e)과 반도체 본체(14)내에 그러한 한 쌍의 좁은 홈(48)사이에 비교적 넓은 홈(50)을 형성하게 된다. 그 결과 생기는 구조물은 도 2e에 도시된다. 한 쌍의 좁은 홈(48)의 각각은 제 1 질화규소층(20)내에 형성된 한 쌍의 바(44) 아래에 배치된 반도체 본체(14)의 부분(56)에 의해 더 넓은 홈(50)의 측벽중 인접한 측벽과 분리된 측벽(52)을 갖는다. 또한, 반도체 본체(14)의 그러한 부분(56) 각각은 본체(14)내에 형성되는 한 쌍의 트랜지스터중 상응하는 트랜지스터를 위한 활성 면적 영역을 제공할 것이다. 그래서, 활성 면적 영역의 폭은 질화규소 스페이서(34)(도 3c)의 두께에 의해 한정되며, 그러한 폭은 리소그라피에 의해 한정되기 보다는 질화규소 바(44)의 폭에 의해 한정된다.
다음으로, 도 2ea에 대하여 설명하면, 다결정 실리콘의 박막(60)은 도 2e에도시된 구조물의 표면상에 화학 증착된다. 여기서, 막(60)의 두께는 좁은 트렌치(48)의 폭의 1/2 이상이다; 즉, 10㎚이상의 두께이다.
도 2eb에서, 포토레지스트층(61)은 도 2ea에 도시된 구조물의 표면상에 도시된다. 포토레지스트층(61)의 부분은 다결정 막(60)이 코팅된 더 넓은 트렌치(50)를 충전시킨다. 그리고 나서, 포토레지스트층(61)은 도 2ec에서 도시된 구조를 생성하도록 포토레지스트의 높이가 실리콘 본체(14)의 표면과 같은 높이가 될 때까지, 타임드(timed) 에칭을 사용하여 더 넓은 트렌치(50)에만 포토레지스트층이 충전될 때까지 등방성으로 에칭된다.
다음으로, 도 2ed에서는, 다결정 실리콘 막(60)의 부분은 도 2ed에서 도시된 바와 같이, 그러한 막(60)이 실리콘 본체(14)의 표면에 위치할 때까지 적응성 이온 에칭(RIE)을 사용하여 에칭된다. 포토레지스트층(61)(도 2ed)의 잔존부분은 에칭되어 도 2f에서 도시된 구조물이 생성된다.
그리고 나서, 증착된 다결정 실리콘 막(60)은 도 2f에서 도시된 바와 같이, 증착된 다결정 실리콘(60)으로 충전된 좁은 트렌치(48)와 함께 후방으로 이방성으로 에칭된다. 증착된 다결정 실리콘의 박막(60)은 더 넓은 트렌치(50)의 측벽상에 여전히 남는다.
다음으로, 도 2g에서는, 제 2 이방성, 실리콘 에칭을 사용하여 소정의 잔존하는 다결정 실리콘(60)을 제거하고, 반도체 본체(14)내의 한 쌍의 좁은 홈(48)을 깊게하며, 그리고 반도체 본체(14)내에 더 넓은 홈(50)을 깊게한다. 더 넓은 홈(50)은 한 쌍의 비교적 좁은 홈(48)의 깊이보다 더 깊게 에칭된다. 왜냐하면,더 넓은 홈(50)의 기저부는 더 좁은 홈(48)보다 더 적은 다결정 실리콘(60)을 갖기 때문이다. 그 결과 생기는 구조물은 도 2g에 도시된다.
도 2h에 대해 설명하면, 약 30-100Å의 두께로 열적 성장된 이산화규소인 게이트 산화층(52)이 깊은 한 쌍의 좁은 홈(48)과 더 넓은 홈(50)의 측벽과 기저부상에 형성되어, 그러한 게이트 산화층(52)과 함께 한 쌍의 깊은 홈(48)과 더 넓은 홈(50)의 벽이 라인을 이루게된다. 그 다음에, 전도성 재료(54), 예를 들면, 도핑된 다결정 또는 비결정 실리콘이 게이트 산화층(52)상에 증착되어 한 쌍의 좁은 홈(48)과 더 넓은 홈(50)상에 라인을 형성한 게이트 산화층(52)내에 그러한 전도성 재료(54)가 제공된다. 여기서, 전도성 재료(54)는 다결정 실리콘이며, 이하에서 폴리 1(POLY 1)으로 불려진다. 증착된 전도성 재료(54)은 도 2h에서 도시된 바와 같이 후방 에칭된다. 이산화규소인 유전체층(57)은 구조물상에 증착되며, 도 2h에서 도시된 구조물을 생성하기 위하여 통상적인 기술을 사용하여 평평하게 된다.
다음으로, 제 1 질화규소층(20)은 선택적 에칭, 여기서는 강한 인산을 사용하여 제거됨으로써, 실리콘 기판(14)의 기본부가 노출된다. 그 결과 생기는 구조물은 도 2i에 도시된다. 폴리 1의 3개 영역이 있으며, 영역(54a)은 홈(50)(도 2g)내에 있으며, 영역(54b1, 54b2)는 좁은 홈(48)내에 있다.
도 2j에 대하여 설명하면, 마스크로서 이산화규소층(57)를 사용하여, 노출된 단결정 실리콘 반도체 본체(14)는 그러한 본체(14)내에 수평으로 이격된 한 쌍의 리세스(63)를 선택적 이방성으로 형성된다. 리세스(63)는 한 쌍의 좁은 홈의 깊이보다 더 깊지만 비교적 넓은 홈(50)의 깊이보다 작은 반도체 본체(14)내의 깊이에서 기저부(62)를 갖는다. 이산화규소층(57)으로 덮혀진 반도체 본체(14)의 부분은 잔존하여 좁은 홈(48)과 더 넓은 홈(50)과 라인을 형성한 한 쌍의 게이트 산화층(52)사이에 반도체 본체(14)의 부분(56)(도 2e 및 2j)을 제공하며, 영역(56)내에 한 쌍의 트랜지스터를 위한 한 쌍의 활성 면적 영역을 유지하게 된다.
이제 도 2k에 대해 설명하면, 20㎚의 두께를 갖는 이산화규소층(64)은 도 2j에서 도시된 구조물 상에 등각으로 증착된다. 그 결과 생기는 구조물은 선택적 이방성 에칭이 되어 이산화규소층(64)의 수평부분이 제거되며, 도 2k에서 도시된 바와 같이 그러한 측벽부를 덮도록 리세스(63)의 측벽부상에 이산화규소층(64)의 측벽부상에 이산화규소층(64)의 부분이 남게된다.
도 2k에 도시된 구조물은 실리콘 선택적 이방성 에칭되어 더 넓은 홈(50)의 깊이보다 더 큰 깊이로 리세스(63)의 깊이가 연장된다. 리세스(63)의 기저부(65)는 더 넓은 홈(50)의 기저부(66)보다 더 낮은 깊이가 된다. 그 결과 생기는 구조물은 도 2l에 도시된다. 반도체 본체(14)의 깊게 연장된 리세스(63)의 측벽(68)은 층(64)의 종단부와 깊게 연장된 리세스(63)의 기저부(65)사이에 형성된다.
도 2m에 대하여 설명하면, 질화규소 스페이서층(70)은 구조물상에 증착되며, 한 쌍의 연장된 리세스(63)의 측벽(68)상에 부분을 남게하도록 패턴된다. 잔존하는 질화규소 스페이서층(70)의 부분은 이산화규소층(64)상에 형성되며, 잔존하는 질화규소 스페이서층(70)의 다른 부분은 반도체 본체의 깊게 연장된 리세스(63)의 단결정 실리콘 반도체 본체(14) 측벽(68)(즉, 질화규소 스페이서층(64)의 종단부와 깊게 연장된 리세스(63)의 기저부 사이에 형성된 리세스 측벽)상에 형성된다.
도 2n에 도시된 구조물은 실리콘 선택적 등방성 에칭과 접촉하게 된다. 즉, 등방성 에칭은 리세스(63)의 기저부(65)상의 반도체 본체(14)의 부분과 접촉하게 된다. 등방성 에칭은 더 넓은 홈(50)아래의 반도체 본체(14)의 부분과 한 쌍의 좁은 홈(48)아래의 반도체 본체(14)의 더 낮은 부분만이 제거되어, 에칭되지 않은 반도체 본체(14): (a) 트랜지스터를 위한 활성 영역를 제공하는 반도체 본체(14)의 부분(56); 및 (b) 한 쌍의 좁은 홈(48)아래의 반도체 본체(14)의 상부 부분(72)이 남게된다. 그 결과 생기는 구조물은 도 2n에 도시된다. 상기 에칭은 반도체 본체(14)를 에칭하여 이산화규소층(57) 아래에 배치된 실리콘 본체(14)의 부분의 기저부 표면이 레벨(74)이 되도록 한다. 공정중 이 시점에서의 구조물의 다른 모습은 도 3n에 도시되며, 도 3a-3d에 이용된 것과 유사하게 절단된 횡단면이다. 공간(75)은 실리콘 본체(14)내에 형성된다.
다음으로, 도 2o에 대해 설명하면, 단결정 실리콘(14)의 노출된 부분은 열적 산화되어 에칭되지 않은 반도체 본체(14)의 기저부상에 유전체(즉, 열적 성장된 이산화규소)층(80)을 형성한다. 그러한 에칭되지 않은 반도체 본체(14)의 측면부(82)는 그러한 리세스(63)의 측벽상에 형성된 질화규소 스페이서층(70)의 부분에 의해 반도체 본체(14)내에 형성된 리세스(63)와 분리된다. 이러한 질화규소 스페이서층(70)은 도 2p에서 도시된 바와 같이, 에칭되지 않은 반도체 본체(14)의 측면부(82)를 노출시키도록 선택적 에칭으로 에칭된다.
도 2p에서 도시된 바와 같이, 호스트 재료(84), 여기서는 도핑되지 않은 다결정 실리콘이 도 2o에 도시된 구조물상에 증착된다. 재료(84)는 도 2p에서 도시된대로 리세스(63)를 충전하도록 잔존부가 후방 에칭된다. 호스트 재료(84)의 부분은 에칭되지 않은 반도체 본체(14)의 측면부(82)와 접촉하게 된다. 호스트 재료의 좌측 및 우측 부분(즉, 84L, 84R)은 유전체(80)에 의해 유전적으로 각각 분리된다. 상술되는 대로, 한 쌍의 CMOS 전계 효과 트랜지스터(FET)중 n-채널 트랜지스터는 좌측 활성 면적 영역(56)(도 2o)에 형성될 것이며(도 2p에서 56n으로 표시됨), 한 쌍의 CMOS 전계 효과 트랜지스터(FET)중 p-채널 트랜지스터는 우측 활성 면적 영역(56)(도 2o)에 형성될 것이다(도 2p에서 56p으로 표시됨).
제 1 소스/드레인 포토레지스트 마스크(88)(도 2pa)는 도 2p에 도시된 구조물 상에 증착되며, 호스트 재료(84)의 좌측 부분상에 윈도우(89)를 제공하도록 패턴된다. 구조물은 n-형 도펀트의 이온 주입, 예를 들면, 비소 또는 인 이온에 노출된다. 이온은 호스트 재료(84)(즉, 84L)의 좌측부안으로 측면부(82)의 깊이로 주입되며, 그러한 깊이는 점쇄선(90)으로 표시된다. 주입된 이온은 (91)로 표시된다. 마스크(88)는 제거되며, 마스크(90)(도 2 pb)로 대체된다. 구조물은 p-형 도펀트. 예를 들면, 붕소이온의 이온주입에 노출된다. 이온은 호스트 재료(84)(즉, 84R)의 우측부안으로 측면부(82)의 깊이로 주입되며, 그러한 깊이는 점쇄선(90)으로 표시된다. 주입된 이온은 (93)으로 표시된다. 마스크(90)는 제거된다. 구조물은 상승된 온도로 가열되어 n-형 및 p-형 이온이 활성화되며, 호스트 재료로부터 에칭되지 않은 반도체 본체의 측면부(즉, 매입된 콘택 영역)를 통해 에칭되지 않은 반도체 본체의 더 낮은 부분으로 확산 또는 이동하며, 다결정 실리콘 호스(84)를 통해 실리콘 본체(14)의 상부 표면으로 확산 또는 이동한다. 그래서, N-형 전도성및 P-형 전도성 영역(N 및 P)은 각각 활성 영역(56n, 56p)의 기저부 영역에 형성되며, 도핑되지 않은 다결정 실리콘(84)은 주입과 가열 단계의 결과로 도핑된 다결정이 된다. 이제 이러한 도핑된 다결정 실리콘(84)은 이하에서 폴리 2(POLY 2)로 불려진다.
다음으로, 도 2r에 대해 설명하면, 이산화규소층(94)은 구조물상에 등각으로 증착되고 후방 에칭되거나 화학적 기계적으로 연마되어 상부가 제거되어 도 2r에 도시된 구조물이 생성된다. 처리는 질화규소 바(44)의 상부를 노출시킨다.
질화규소 바(44)의 노출된 부분은 반도체 본체(14)의 활성 면적 영역(56n, 56p)의 표면부를 노출시키고, 그러한 바(44)를 선택적으로 제거하기 위해 에칭, 예를 들면, 강한 인산과 접촉하게 된다. 호스트 재료, 여기선 도핑된 다결정 실리콘의 박막(96L, 96R)은 그 결과 구조물사에 등각으로 증착되며, 그리고 나서 도 2s에서 도시된 바와 같이 후방 에칭된다. 그러므로, 막(96L, 96R)의 호스트 재료는 질화규소 바(44)가 종전에 차지하고 있던 공간을 충전한다. 도핑된 다결정 막(96L, 96R)대신에 다른 전기적 전도성 재료가 사용될 수 있다. 도시되지 않은 포토레지스트 마스크를 사용하여, 활성 면적 영역(56n)상의 노출된 n-채널 트랜지스터 다결정 실리콘 재료(96L)는 비소 또는 인과 함께 주입된다. 그러한 마스크를 사용하여, 붕소 또는 다른 p-형 도펀트는 점쇄선(95)에 의해 표시되는 깊이로 활성 면적 영역(56n)안으로 주입된다. 도시되지 않은 포토레지스트 마스크는 제거되며, 도시되지 않은 포토레지스트 마스크로 대체되어 활성 면적 영역(56p)상의 노출된 p-채널 트랜지스터 다결정 실리콘 재료에 붕소가 주입된다. 그러한 마스크를 이용하여, 활성 면적 영역(56p)상의 노출된 p-채널 트랜지스터 다결정 실리콘 재료(96R)는 붕소 또는 다른 p-형 도펀트가 주입된다. 그러한 마스크를 사용하여, 인, 비소 또는 다른 n-형 도펀트는 점쇄선(95)에 의해 표시되는 깊이로 활성 면적 영역(56p)안으로 주입된다. 구조물이 가열되어, 다결정 실리콘 재료(96L)내의 n-형 도펀트와 다결정 실리콘 재료(96R)내의 p-형 도펀트는 n-채널 트랜지스터의 소스/드레인 영역(97L)로 이동되며, 다결정 실리콘 재료(96R)는 p-채널 트랜지스터의 소스/드레인 영역(97R)로 이동된다. 그러므로, 도 2s는 전기적으로 절연된 이중 게이트 수직형 CMOS 트랜지스터를 도시한다.
도 4에 대해 설명하면, 트랜지스터(T1-T6)의 배열을 갖는 동기화 디램(SRAM)이 도시된다. 여기서, 트랜지스터(T2및 T5)는 도 2s에서 도시된 한 쌍의 트랜지스터로서 구성된다. 트랜지스터(T3및 T6)는 도 2s에서 도시된 한 쌍의 트랜지스터로서 구성된다. 트랜지스터(T1)는 도 2s의 한 쌍의 트랜지스터중 하나이며, 도 4에 도시되지 않은 다른 하나는 인접 셀에 사용된다. 트랜지스터(T4)는 도 2s의 한 쌍의 트랜지스터중 하나이며, 도 4에 도시되지 않은 다른 하나는 인접 셀에 사용된다. 여기서, 트랜지스터(T2및 T3)는 n-채널 MOSFET이며, 트랜지스터(T1, T4, T5및 T6)는 p-채널 MOSFET이다. 전원 VSS는 금속 1 전도체에 의해 트랜지스터(T5, T6)의 소스(5S, 6S)에 각각 연결된다. 비트 라인(BL)은 금속 1 전기 커넥터에 의해 트랜지스터(T1)의 드레인(1D)에 연결된다.은 금속 1 전기 커넥터에 의해 트랜지스터(T4)의 드레인(4D)에 연결된다. 전원(VDD)은 금속 2 전기 커넥터에 의해 트랜지스터(T2및 T3)의 드레인(2D 및 3D)에 각각 연결된다. 워드라인(WL)은 금속 2 전기 커넥터에 의해 게이트(1G, 4G)에 연결된다. 트랜지스터(T3)의 소스(3S), 트랜지스터(T4)의 소스(4S), 트랜지스터(T6)의 드레인(6D), 트랜지스터(T2)의 게이트(2G) 및 트랜지스터(T5)의 게이트(5G)는 배선 1에 의해 공통으로 연결된다. 트랜지스터(T3)의 게이트(3G), 트랜지스터(T6)의 게이트(6G), 트랜지스터(T2)의 소스(2S), 트랜지스터(T5)의 드레인(5D) 및 트랜지스터(T1)의 소스(1S)는 배선 2에 의해 함께 연결된다.
도 5a에 대해 설명하면, 도 3의 SRAM 셀의 레이아웃이 도시되며, 그러한 레이아웃은 트랜지스터(T1-T6)의 드레인, 소스 및 게이트를 보여준다. 특히, 폴리 1 영역(54)은 트랜지스터(T1-T6)의 게이트(1G-5G)를 각각 제공한다. 폴리 1 영역(54a, 54b1 및 54b2)는 트랜지스터(T1-T6) 각각을 위해 함께 전기적으로 연결된다. 그러므로, 트랜지스터(T1-T6) 각각은 영역(54a 및 54b1 이나 54b2)에 의해 제공된 한 쌍의 게이트 전극을 가지며, 각각의 게이트는 트랜지스터의 게이트 채널 영역의 대향면 상에 놓여진다. 트랜지스터(T2및 T3)의 소스 영역(2S 및 3S)은 블랙 바(bar)로서 도시된다. 또한, 트랜지스터(T1, T2, T4, T5및 T6)의 드레인 영역(1D, 2D, 4D, 5D 및 6D) 각각은 블랙 바로서 도시된다. 소스 영역(1S, 4S, 5S 및 6S)은 도핑된 폴리 2 영역(84)에 의해 제공된다. 또한, 트랜지스터(T2및 T3)의 드레인 영역(2D 및 3D) 각각은 도핑된 폴리 2 영역(84)에 의해 제공된다.
이제 도 5b에 대해 설명하면, 도 2 이하 참조와 관련하여 상기 상술된 방식으로 트랜지스터(T1-T6)를 도 5a에서 도시된 레이아웃으로 형성한다. 3G, 6G를 제공하는 영역(54)(도 5a)내의 폴리 1 재료와 1S를 제공하는 영역(84)(도 5a)내의 폴리 2 재료에 전기적 접속을 만들기 위해 콘택(C1)이 제공된다. 동시에, 2G, 5G를 제공하는 영역(54)(도 5a)내의 폴리 1 재료와 4S를 제공하는 영역(84)(도 5a)내의 폴리 2 재료에 전기적 접속을 만들기 위해 콘택(C2)이 제공된다. 콘택(C1, C2)중 하나의 횡단면을 도시하는 도 5d도 참조되는데, 여기선 3G 및 6G를 제공하는 폴리 1 영역에 전기적 접촉을 만드는 콘택(C1)이 도시된다.
콘택(C1, C2)은 기저부 규화물 라이너(미도시)의 형성을 위해 마스크내의 개구부(미도시)를 제공하기 위해 리소그라피를 사용하여 형성된다. 콘택(C1, C2) 개구부의 형성이 소정의 적절한 에칭을 사용하여 마스크 아래에 유전체를 만든 후, 마스크는 제거되며, 10 내지 100㎛ 두께의 도핑된 다결정 실리콘층(미도시)은 구조물상에 증착되며 유전체내의 개구부에 증착된다. 그 다음에, 5 내지 30㎛ 두께의 티타늄층(미도시)은 상기 도핑된 다결정 실리콘상에 증착된다. 규화물상의 일부를제외한 다결정 실리콘/티타늄을 제거하기 위하여 화학적 기계적 연마(CMP)가 사용된다. 다결정 실리콘/티타늄은 TiSi2콘택(C1, C2)을 생성하기 위해 어닐(anneal)된다.
그 다음에, 2 개의 배선, 즉 배선 1 및 배선 2는 콘택(C1, C2)과 각각 전기적 접촉을 이루는 도 4b에 도시된 패턴을 형성하게 된다. 도 4와 관련하여 알수 있듯이, 배선 1은 3S, 4S, 6D, 2G 및 5G를 전기적으로 상호연결하며, 배선 2는 3G, 6G, 2S, 5D 및 1S를 전기적으로 상호연결한다. 배선 1과 2는 배선 1과 2를 제공하기 위해 사용된 전도성 재료의 증착된 층을 패턴하기 위해 리소그라피를 사용하여 형성된다. 도 4c, 4d 및 4e가 참조된다. 트랜지스터(T3및 T6)내에 사용된 폴리 1 재료는 전기적으로 접속된다. 트랜지스터(T3, T6, T5및 T2)의 횡단면이 도 4b에 도시된다.
배선 1과 2를 패턴한 후, 이산화규소층(100)(도 5c)이 배선 1과 2상에 증착된다. 층(100)은 CMP를 사용하여 평탄화된다. 이산화규소의 제 2층(102)은 평탄화된 층(100)상에 증착된다. 리소그라피를 사용하여, 금속 1 콘택은 우선 Ti/TiN 라이너(104)를 형성하고 상기 라이너(104)상에 텅스텐층(106)을 제공함으로써 만들어진다. 그 다음에, 전도층은 금속 1을 형성하기 위해 증착되고, 리소그라피 패턴화되며, 어닐된다.
그러므로, 제 1 금속 즉, 금속 1이 도 4f에 도시된 패턴내에 형성된다. 도4와 관련하여 알 수 있듯이, 금속 1은 비트라인(BL)과 1D;과 4D; 그리고 VSS와 5S 및 6S를 전기적으로 상호연결한다. 금속 1은 워드라인, VDD콘택, WL콘택, VDD콘택을 제공하기 위해 사용된다. 도 4에서 설명된 바와 같이, WL콘택은 게이트 영역(1G 및 4G)이며, VDD콘택은 드레인 영역(2D 및 3D)이다.
제 2 금속 즉, 금속 2는 도 5g에 도시된 패턴내에 형성된다. 특히, 이산화규소층(110)은 금속 1상에 증착된다. 층(110)은 CMP를 사용하여 평탄화된다. 층(112)은 층(110)의 평탄화된 표면상에 증착된다. 리소그라피는 층(110, 112)내에 비아를 형성하기 위해 사용되며, SRAM에 필요한 전기적 접속이 금속 1에 만들어진다. 도 4에서 알 수 있듯이, 금속 2는 VDD와 2D, 3D; 워드라인(WL)과 1G, 4G를 전기적으로 상호연결한다. 비아를 형성하고, 리소그라피 처리로 마스크(미도시)를 제거한 후, Ti/TiN 층(114)은 텅스텐층(116)에 의해 증착된다. CMP는 텅스텐층(116)을 평탄화하기 위해 사용된다. 금속 2를 제공하기 위한 전도성 재료는 구조물상에 증착된다. 전도성 재료는 도 5g에 도시된 연결을 제공하기 위해 금속 2내에 리소그라피 패턴된다.
도 6에 대해 설명하면, 도 4에 도시된 다수의 셀 어레이, 여기서는 6개의 셀(즉, 셀 1,1, 셀 1,2, 셀 1,3, 셀 2,1, 셀 2,2 및 셀 3,1)의 행과 열의 어레이가 도시된다. 각각의 셀은 도 4 및 도 5a-5g와 관련하여 상술된 셀과 동일하다.
도 6에 도시된 SRAM 어레이는 행과 열로 배열된 다수의 SRAM 셀을 포함한다. 각각의 셀은 워드라인 콘택과 연결된 워드라인을 가지며, 그러한 워드라인 콘택은셀들중 4개의 인접한 셀과 공통된다. 또한, 각각의 셀은 도 4에 도시된 SRAM 회로를 제공하기 위해 배열된 전기적으로 상호연결된 다수의 MOS 트랜지스터(T1-T6)를 갖는다. 각각의 셀은 VDD 콘택과 VSS 콘택을 가지며, 그러한 콘택중 하나는 각가의 셀내의 중앙에 배치되며, 콘택중 다른 하나는 셀들중 4개의 인접한 셀에 공통된다. 또한, 각각의 셀은 셀의 주위, 구석 영역에 배치된 콘택중 공통된 콘택과 워드라인 콘택을 포함한다. 각각의 셀은 VDD 콘택중 하나와 한 쌍의 트랜지스터에 공통인 VSS 콘택을 포함한다.
다른 실시예는 첨부되는 청구항의 정신과 범주내에 있다.

Claims (21)

  1. 소스 영역과 드레인 영역사이에 배치된 게이트 채널 영역을 가지며, 그러한 영역들이 본체내에 배치되고, 본체의 표면 아래로 수직으로 연장되는 트랜지스터;
    상기 게이트 채널 영역의 대향하는 한 쌍의 표면 부분중 상응하는 하나 위에 각각 배치되는 한 쌍의 유전체층;
    상기 한 쌍의 유전체층중 상응하는 하나 위에 각각 배치되는 한 쌍의 게이트 전극을 포함하는 것을 특징으로 하는 반도체 본체.
  2. 소스 영역과 드레인 영역사이에 배치된 게이트 채널 영역으로서, 그러한 영역들은 본체의 표면 아래로 수직으로 연장되는 공통 영역에 의해 수평으로 분리되는 게이트 채널 영역;
    상기 한 쌍의 게이트 채널 영역중 각각의 대향하는 표면 부분상에 각각 배치되는 다수의 유전체층;
    상기 다수의 유전체층중 상응하는 하나 위에 제 1 게이트 전극 전도성 영역이 배치되는 다수의 게이트 전극 전도성 영역을 구비하는 한 쌍의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 본체.
  3. 제 2항에 있어서,
    상기 다수의 게이트 도체 영역중 하나는 공통 영역내에 배치되며, 상기 한쌍의 트랜지스터의 공통 게이트 도체 영역을 제공하는 것을 특징으로 하는 반도체 본체.
  4. 한 쌍의 트랜지스터;
    상기 한 쌍의 트랜지스터 아래에 배치되며, 반도체 본체의 표면 아래에 수평으로 연장되는 절연층을 포함하는 반도체 본체로서,
    상기 한 쌍의 트랜지스터 각각은
    소스 영역과 드레인 영역사이에 배치된 게이트 채널 영역을 포함하며, 그러한 영역들은 본체의 표면 아래에 수직으로 연장되는 공통 영역에 의해 수평으로 분리되며;
    상기 한 쌍의 게이트 채널 영역중 각각의 대향하는 표면 부분상에 각각 배치되는 다수의 유전체층을 포함하며;
    다수의 게이트 전극 전도성 영역을 포함하고, 제 1 게이트 전극 전도성 영역이 상기 다수의 유전체층중 상응하는 하나 위에 배치되는 것을 특징으로 하는 반도체 본체.
  5. 제 4항에 있어서,
    상기 다수의 게이트 도체 영역중 하나가 공통 영역내에 배치되며, 상기 한 쌍의 트랜지스터를 위해 공통 게이트 도체를 제공하는 것을 특징으로 하는 반도체 본체.
  6. 제 2항에 있어서,
    상기 한 쌍의 트랜지스터는 CMOS 트랜지스터인 것을 특징으로 하는 반도체 본체.
  7. 제 4항에 있어서,
    상기 한 쌍의 트랜지스터는 CMOS 트랜지스터인 것을 특징으로 하는 반도체 본체.
  8. 반도체 본체내에 트랜지스터를 형성하는 방법에 있어서,
    상기 반도체 본체의 수평 표면부 상에 소정의 수직 두께를 갖는 재료층을 형성하는 단계;
    마스크로서 상기 재료층을 사용하여, 반도체 본체의 마스크되지 않은 부분내에 트렌치를 에칭하는 단계; 및
    상기 재료층에 의해 마스크된 반도체 본체의 부분내에 소스, 드레인 및 게이트 채널 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제 8항에 있어서,
    상기 트렌치의 측벽상에 게이트 절연체를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제 9항에 있어서,
    상기 트렌치내에 게이트 도체를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 반도체 본체내에 트랜지스터를 형성하기 위한 방법에 있어서,
    상기 반도체 본체의 수평 표면부 상에 소정의 수직 두께를 갖는 재료층을 형성하는 단계;
    마스크로서 상기 재료층을 사용하여, 상기 반도체 본체의 마스크되지 않은 부분내에 트렌치를 에칭하는 단계;
    상기 재료층에 의해 마스크된 상기 반도체 본체의 반도체 부분의 표면부내에 수직으로 소스, 드레인 및 게이트 채널 영역을 형성하는 단계; 및
    상기 게이트 채널 영역의 대향면상에 게이트 도체를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 반도체 본체내에 한 쌍의 트랜지스터를 형성하기 위한 방법에 있어서,
    상기 반도체 본체상에 배치된 패턴층 상에 수직으로 연장되는 소정의 두께를 가지며 수평으로 이격된 한 쌍의 재료층을 형성하는 단계;
    마스크로서 상기 재료층을 사용하여, 상기 반도체 본체의 마스크되지 않은 부분내에 트렌치를 에칭하는 단계; 및
    상기 재료층에 의해 마스크된 상기 반도체 본체의 부분내에 소스, 드레인 및 게이트 채널 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 반도체 본체내에 트랜지스터를 형성하기 위한 방법에 있어서,
    상기 반도체 본체의 수평면을 따라 커버링 재료를 패턴함으로써 그러한 재료를 수직으로 연장되는 측벽부에 제공하는 단계;
    재료층의 수직으로 연장되는 부분을 제공하기 위하여 상기 커버링 재료의 수평면상과 상기 커버링 재료의 수직으로 연장되는 측벽부상에 소정의 두께를 지닌 재료층을 등각으로 증착시키는 단계;
    상기 커버링 재료의 수평면 부분상에 증착된 재료의 부분을 제거하기 위해 상기 재료층을 이방성으로 에칭하며, 그러한 재료층의 수직으로 연장되는 부분을 남기는 단계;
    마스크로서 상기 재료층의 수직으로 연장되는 부분을 사용하여, 상기 반도체 본체의 마스크되지 않은 부분내에 트렌치를 에칭하는 단계; 및
    상기 재료층의 수직으로 연장되는 부분에 의해 마스크된 상기 반도체 본체의 부분내에 소스, 드레인 및 게이트 채널 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제 13항에 있어서,
    상기 이방성 에칭은 그러한 재료의 수직으로 연장되는 부분을 상기 소정의두께로 남기는 단계를 포함하는 것을 특징으로 하는 방법.
  15. 반도체 본체내에 한 쌍의 트랜지스터를 형성하기 위한 방법에 있어서,
    상기 반도체 본체의 수평면을 따라 커버링 재료를 패턴함으로써 그러한 재료를 수평으로 이격되며 수직으로 연장되는 한 쌍의 측벽부에 제공하는 단계;
    한 쌍의 그러한 재료층의 수평으로 이격되며 수직으로 연장되는 부분을 제공하기 위하여 상기 커버링 재료의 수평면상과 상기 커버링 재료의 수직으로 연장되는 측벽부상에 소정의 두께를 갖는 재료층을 등각으로 증착시키는 단계;
    상기 커버링 재료의 수평면 부분상에 증착된 그러한 재료의 부분을 제거하기 위하여 상기 재료층을 이방성으로 에칭하며, 한 쌍의 그러한 재료층의 수직으로 연장되는 부분을 남기는 단계;
    마스크로서 상기 재료층의 수직으로 연장되는 부분을 사용하여, 상기 반도체 본체의 마스크되지 않은 부분내에 한 쌍의 트렌치를 에칭하는 단계; 및
    상기 재료층의 수직으로 연장되는 부분에 의해 마스크된 반도체 본체의 부분내에 소스, 드레인 및 게이트 채널 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제 15항에 있어서,
    상기 이방성 에칭은 상기 그러한 재료의 수직으로 연장되는 부분의 각각을 상기 소정의 두께로 남기는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 반도체 본체내에 한 쌍의 트랜지스터를 형성하기 위한 방법에 있어서,
    상기 본체내에 한 쌍의 외부 홈과 상기 한 쌍의 외부 홈사이에 더 깊은 홈을 형성하며, 상기 한 쌍의 외부 홈의 각각은 상기 반도체 본체의 부분에 의해 상기 더 깊은 홈의 측벽중 인접한 측벽과 분리되며, 상기 반도체 본체의 부분의 각각은 상기 한 쌍의 트랜지스터중 상응하는 트랜지스터를 위해 활성 면적 영역을 제공하는 단계;
    상기 홈들의 측벽상에 게이트 유전층을 형성하며, 상기 한 쌍의 외부 홈들의 측벽과 상기 더 깊은 홈의 측벽중 인접한 측벽상의 게이트 유전체층은 상기 한 쌍의 트랜지스터의 각각을 위한 한 쌍의 대향하는 게이트 유전체층을 상기 게이트 유전체층 사이에 형성되는 한 쌍의 트랜지스터를 위해 활성 영역을 제공하는 상기 반도체 본체의 부분에 제공하는 단계; 및
    상기 한 쌍의 트랜지스터의 각각을 위한 한 쌍의 게이트 전극을 형성하기 위해 상기 한 쌍의 외부 홈 및 상기 더 깊은 홈내의 게이트 산화물상에 전도성 재료를 증착시키며, 상기 더 깊은 홈내의 상기 전도성 재료는 상기 한 쌍의 트랜지스터를 위해 공통 게이트 전극을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 제 13항에 있어서,
    상기 한 쌍의 트랜지스터를 위한 활성 면적 영역을 제공하는 상기 반도체 본체의 기저부상에 유전체층을 형성하며, 그러한 유전체층이 상기 더 깊은 홈내의 상기 전도성 재료를 통해 확장되는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제 17항에 있어서,
    상기 한 쌍의 트랜지스터를 위한 활성 면적 영역을 제공하는 상기 반도체 본체의 부분중 게이트 채널 영역내에 이온을 주입시키는 단계를 포함하는 것을 특징으로 하는 방법.
  20. 제 19항에 있어서,
    상기 한 쌍의 트랜지스터를 위해 활성 면적 영역을 제공하는 반도체 본체의 기저부상에 유전체층을 형성하며, 그러한 유전체층은 상기 더 깊은 홈내의 상기 전도성 재료를 통해 확장되는 단계를 포함하는 것을 특징으로 하는 방법.
  21. 반도체 본체의 전기적으로 절연된 공통 영역내에 한 쌍의 CMOS를 형성하기 위한 방법에 있어서,
    상기 반도체 본체의 수평면상에 제 1층을 제공하는 단계;
    상기 제 1층상에 마스크를 제공하는 단계로서, 상기 마스크는 상기 공통 영역상에 증착된 부분내에 윈도우를 가지며, 상기 윈도우는 수평으로 이격되며, 대향되고, 수직으로 연장되는 한 쌍의 측벽을 가지며, 상기 윈도우는 상기 제 1층의 일부를 노출시키며, 상기 마스크는 상기 제 1층의 윈도우되지 않은 부분을 덮는 단계;
    상기 마스크, 윈도우 측벽 및 상기 제 1층의 노출된 부분상에 일정한 두께로 희생(sacrificial)재료를 등각으로 증착시키며, 상기 두께는 상기 윈도우의 측벽사이의 간격보다 더 작게 되는 단계;
    상기 희생층상에 일정한 두께로 제 2층을 등각으로 증착시키며, 상기 제 2층은 한 쌍의 수평으로 이격되며, 수직으로 연장되는 부분을 가지는 단계;
    상기 희생재료를 선택적으로 에칭하여, 상기 마스크, 제 1층 및 제 2층을 남기며, 한 쌍의 슬릿을 형성하며, 상기 슬릿들 각각은 상기 윈도우의 측벽과 상기 제 2층의 수직으로 연장되는 부분사이의 상기 희생 재료의 두께와 대체로 동일한 폭을 가지며, 상기 한 쌍의 슬릿은 상기 제 1층의 기본 표면부사에 표면을 노출시키며, 상기 제 2층의 수직으로 연장되는 부분은 상기 슬릿들 각각의 폭보다 더 큰 거리로 수평으로 이격되는 단계;
    상기 제 1층에 비해 상기 제 2층이 상당히 더 높은 에칭 비율을 갖는 이방성 에칭이 상기 마스크, 제 2층 및 슬릿에 의해 노출된 제 1층의 표면부와 접촉하게 됨으로써:
    (a) 상기 제 1층내에 수평으로 이격되며, 수직으로 연장되는 한 쌍의 바를 형성하고, 그러한 바는 상기 제 2층의 수직으로 연장되는 한 쌍의 부분 아래에 배치된 상기 제 1층의 영역내에 위치하며;
    (b) 상기 슬릿 아래에 배치된 상기 제 1층의 부분을 제거함으로써, 상기 슬릿 아래에 배치된 상기 반도체 본체의 기본 표면부를 노출시키며;
    (c) 상기 제 2층의 수직으로 연장되는 부분과 노출된 상기 제 2층의수직으로 연장되는 부분 아래의 희생재료의 부분을 제거하며, 그리고 나서 상기 제 1층의 기본 영역을 제거하고, 상기 기본 영역 아래에 배치된 반도체 본체의 표면의 영역을 노출시키며; 그리고
    (d) 상기 제 2층의 덮혀진, 윈도우되지 않은 부분 아래에 배치된 상기 제 1층의 부분은 제 2 마스크를 제공하는 제 1층의 윈도우되지 않은 부분과 바(bar)와 함께 남겨지는 단계;
    이방성 에칭이 상기 제 2 마스크와 접촉하게 되며, 상기 에칭은 상기 반도체 본체의 노출된 표면부 내에 선택적으로 에칭되어 상기 한 쌍의 좁은 홈사이에 반도체 내에 비교적 넓은 홈과 슬릿에 의해 노출된 반도체 본체의 표면부 아래에 비교적 좁은 한 쌍의 홈이 본체내에 형성되며, 한 쌍의 좁은 홈의 각각은 제 1층내에 형성된 한 쌍의 바 아래에 배치된 반도체 본체의 부분에 의해 더 넓은 홈의 측벽중 인접한 측벽과 분리되는 측벽을 가지며, 상기 반도체 본체의 부분중 각각은 한 쌍의 트랜지스터중 상응하는 트랜지스터를 위해 한 쌍의 활성 면적 영역중 하나를 제공하는 단계;
    비교적 좁은 홈과 비교적 넓은 홈의 측벽과 기저부를 따라 제 3층을 형성하여 상기 넓은 홈에 상기 제 3층을 부분적으로만 충전하는 단계;
    이방성 에칭을 상기 제 3층과 접촉하여 상기 제 3층을 제거하고, 상기 반도체 본체내에 한 쌍의 좁은 홈을 깊게 하며, 상기 반도체 본체내의 더 넓은 홈을 깊게하고, 상기 더 넓은 홈은 한 쌍의 비교적 좁은 홈의 깊이보다 더 깊게 에칭되는 단계;
    깊어진 한 쌍의 좁은 홈과 더 넓은 홈의 측벽과 기저부사에 유전체층을 형성하여 상기 한 쌍의 깊어진 홈과 더 넓은 홈이 상기 유전체층과 라인을 이루는 단계;
    상기 유전체층상에 전도성 재료를 형성하여 유전적으로 정렬된 한 쌍의 홈과 더 넓은 홈내에 상기 전도성 재료를 제공하는 단계;
    상기 전도성 재료와 바(bar)상에 제 4층을 형성하는 단계;
    상기 제 2층의 윈도우되지 않은 부분에 의해 덮혀진 상기 제 1층의 부분을 제거하여 상기 반도체 본체의 기본 표면부를 노출시키는 단계;
    상기 본체내에 한 쌍의 수평으로 이격된 리세스를 형성하기 위해 상기 반도체 본체의 노출된 기본 표면을 선택적으로 이방성 에칭을 하며, 상기 리세스는 상기 한 쌍의 좁은 홈의 깊이보다 더 깊지만 비교적 넓은 홈의 깊이보다 깊지않은 반도체 본체내의 깊이에서 기저부를 가지며, 상기 제 4층으로 덮혀진 반도체 본체의 부분은 한 쌍의 좁은 홈과 더 넓은 홈 아래에 반도체 본체의 에칭되지 않은 부분을 남기며, 한 쌍의 트랜지스터를 위한 한 쌍의 활성 면적 영역을 유지하도록 잔존하는 단계;
    상기 측벽부를 덮기 위하여 상기 리세스의 측벽부 상에 제 5층을 형성하는 단계;
    상기 리세스의 깊이를 더 넓은 홈의 깊이보다 더 깊게 연장시키기 위하여 상기 제 4 및 제 5층에 의해 노출된 반도체 본체의 부분을 이방성으로 에칭하며, 상기 반도체 본체의 깊게 연장된 리세스의 측벽은 상기 제 4층의 종단부와 상기 깊게연장된 리세스의 기저부 사이에 형성되는 단계;
    상기 한 쌍의 연장된 리세스의 측벽상에 제 6층을 형성하며, 상기 제 6층의 부분은 상기 제 5층상에 형성되며, 다른 부분은 상기 제 4층의 종단부와 상기 깊게 연장된 리세스의 기저부 사이에 형성되는 반도체 본체의 깊게 연장된 리세스의 측벽상에 형성되는 단계;
    등방성 에칭이 상기 리세스의 기저부상의 반도체 본체의 부분과 접촉하게 되며, 상기 등방성 에칭은 더 넓은 홈 아래의 반도체 본체의 부분과 한 쌍의 좁은 홈 아래에 반도체 본체의 더 낮은 부분을 제거하여 에칭되지 않은 반도체 본체가 남게 되는 단계로서, 상기 에칭되지 않은 반도체 본체는 (a) 트랜지스터를 위한 활성 면적 영역을 제공하는 반도체 본체의 부분; 및 (b) 한 쌍의 좁은 홈 아래의 반도체 본체의 상부 부분이 되는 단계;
    상기 에칭되지 않은 반도체 본체의 기저부 상에 제 2 유전체를 형성하며, 상기 에칭되지 않은 반도체 본체의 측면부는 상기 리세스의 측벽상에 형성된 상기 제 5층의 부분에 의해 반도체 본체내에 형성된 리세스로부터 분리되는 단계;
    상기 에칭되지 않은 반도체 본체의 측면부를 노출시키기 위하여 상기 제 5층을 선택적으로 제거하는 단계;
    상기 리세스를 호스트 재료로 충전시키며, 상기 호스트 재료의 부분은 상기 에칭되지 않은 반도체 본체의 측면부와 접촉하게 되는 단계;
    상기 활성 면적 영역과 한 쌍의 트랜지스터중 제 1 트랜지스터에 인접한 호스트 재료상의 제 2 마스크를 한 쌍의 트랜지스터 중 제 2 트랜지스터에 인접한 마스크되지 않은 호스트 재료에 제공하여 제 1형 도펀트를 상기 마스크되지 않은 호스트 재료에 삽입하는 단계;
    상기 제 2 마스크를 제거하고, 상기 활성 면적 영역과 한 쌍의 트랜지스터중 상기 제 2 트랜지스터에 인접한 호스트 재료상의 제 3 마스크를 한 쌍의 트랜지스터중 상기 제 1 트랜지스터에 인접한 마스크되지 않은 호스트 재료에 제공하여 다른형의 도펀트를 상기 마스크되지 않은 호스트 재료에 삽입하는 단계;
    상기 호스트 재료안의 도펀트를 상기 호스트 재료에서 상기 에칭되지 않은 반도체 본체의 측면부를 통하여 상기 에칭되지 않은 반도체 본체의 인접한 낮은 부분으로 유도함으로써 트랜지스터를 위한 드레인/소스 영역을 형성하는 단계;
    상기 바의 부분을 노출시키기 위하여 상기 제 4층의 상부를 제거하는 단계;
    상기 바의 노출된 부분을 에칭함으로써 상기 바를 선택적으로 제거하고 상기 에칭되지 않은 반도체 본체의 활성 면적 영역의 표면부를 노출시키는 단계;
    상기 활성 면적 영역의 노출된 표면부상에 제 2 호스트 재료를 증착시키는 단계;
    제 1형 도펀트를 상기 활성 면적 영역중 하나 상에 증착된 제 2 호스트 재료의 부분내에 선택적으로 삽입하고, 다른형의 도펀트를 상기 활성 면적 영역중의 다른 부분상에 증착된 제 2 호스트 재료의 부분내에 선택적으로 삽입하는 단계;
    상기 제 1형 및 다른형의 도펀트를 상기 제 2 호스트 재료로부터 상기 활성 면적 영역의 상부안으로 유도하여 한 쌍의 트랜지스터의 제 1 소스/드레인 영역을 형성하는 단계; 및
    다른 도펀트를 각각의 활성 면적 영역내에 형성하며, 그러한 다른 도펀트는 상기 제 1 소스/드레인 영역으로부터 수직으로 이격되어 트랜지스터를 위한 게이트 채널 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
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