KR100713965B1

KR100713965B1 - Ｓｒａｍ

Info

Publication number: KR100713965B1
Application number: KR1020017013860A
Authority: KR
Inventors: 토마스 슐츠; 게르하르트 엔더스; 로타르 리쉬; 디이트리히 비트만
Original assignee: 지멘스 악티엔게젤샤프트
Priority date: 1999-04-30
Filing date: 2000-04-26
Publication date: 2007-05-02
Also published as: WO2000067321A2; JP2002543622A; KR20010112471A; EP1206801A2; TW457694B; CN1191634C; CN1379913A; WO2000067321A3; US6472767B1

Abstract

반도체 몸체는 쌍을 이룬 수직의 이중 게이트 CMOS 트랜지스터를 갖는다. 절연층은 반도체 몸체의 표면 아래로 수직으로 연장하며, 상기 절연층은 쌍을 이룬 트랜지스터 아래에 배치된다. 이러한 부가적 트랜지스터와 함께 트랜지스터는 동기식 다이나믹 랜덤 액서스 메모리(SRAM) 어레이를 형성하도록 배열된다. 어레이는 로우 및 칼럼에 배열된 다수의 SRAM 셀을 포함하며, 각각의 셀중 하나는 워드라인 콘택에 연결된 워드라인을 포함한다. 워드라인 콘택은 4개의 연속하는 셀과 공통이 된다. 셀중 하나는 SRAM 회로를 제공하도록 배열된 전기적으로 상호연결된 다수의 MOS 트랜지스터를 포함한다. 각각의 셀중 하나는 V_DD 콘택 및 V_SS 콘택을 포함한다. 이러한 콘택중 하나는 각각의 셀중 하나의 중앙에 배치되고 콘택중 다른 하나는 4개의 연속하는 셀과 공통이 된다. 각각의 셀은 공통 콘택과 셀 주변 모서리 영역에 배치된 워드라인 콘택을 갖는다.

Description

ＳＲＡＭ{STATIC RANDOM ACCESS MEMORY(SRAM)}

본 발명은 랜덤 액서스 메모리 특히 스태틱 랜덤 액서스 메모리(SRAM)에 관한 것이다.

공지된 기술에 따라, SRAM은 광범위한 분야에 사용된다. 이러한 SRAM을 형성하는데 사용되는 표면 영역을 최소화시키는 것이 바람직하다.

본 발명의 일 실시예에 따라, SRAM 셀 어레이가 제공된다. 각각의 셀은 전기적으로 상호연결된 다수의 MOS 트랜지스터를 포함한다. 각각의 셀은 V_DD 콘택과 V_SS 콘택을 갖는다. 이러한 콘택중 하나는 각각의 셀 내부 중앙에 배치되며 다른 하나는 4개의 연속하는 셀과 공통이 된다.

또다른 실시예에 따라, 각각의 셀은 공통 콘택과 셀 주변 모서리 영역에 배치된 워드라인 콘택을 갖는다.

또다른 실시예에 따라, 반도체 몸체에 트랜지스터를 형성하는 방법이 제공된다. 이러한 방법은 반도체 몸체의 수평 표면부 위에 수직으로 예정된 두께를 갖는 물질층을 형성하는 단계를 포함한다. 마스크로서 물질층을 사용하여, 반도체 몸체의 마스크처리되지 않은 부분에 트렌치가 에칭된다. 물질층에 의해 마스크처리된 반도체 몸체부에 소스, 드레인, 및 게이트 채널 영역이 형성된다.

또다른 실시예에 따라, 트렌치 측벽에 게이트 절연체가 형성된다. 또한, 게이트 도체가 트렌치에 형성된다.

또다른 실시예에 따라, 반도체 몸체에 트랜지스터를 형성하는 방법이 제공된다. 이러한 방법은 반도체 몸체의 수평 표면부 위에 수직으로 예정된 두께를 갖는 물질층을 형성하는 단계를 포함한다. 마스크로서 물질층을 사용하여, 반도체 몸체의 마스크처리되지 않은 부분에 트렌치가 에칭된다. 소스, 드레인, 및 게이트 채널 영역이 물질층에 의해 마스크처리된 반도체 몸체의 반도체부의 표면부에 대해 수직 관계로 형성된다. 게이트 도체가 게이트 채널 영역의 맞은편 측면 위에 형성된다.

또다른 실시예에 따라, 반도체 몸체에 트랜지스터를 형성하는 방법이 제공된다. 이러한 방법은 수직적으로 연장하는 측벽부를 갖는 물질을 제공하기 위해 반도체 몸체의 수평 표면을 따라 커버링 물질을 패터닝하는 단계를 포함한다. 예정된 두께를 갖는 물질층은 커버링 물질의 수평 표면 및 커버링 물질의 수직으로 연장되는 측벽부 위로 컨포멀하게 증착되어 물질층의 수직 연장부를 제공한다. 물질층은 커버링 물질의 수평 표면부 위로 증착된 물질 부분을 제거하면서 물질층의 수직 연장부는 남겨두도록 이방성 에칭된다. 마스크로서 물질층의 수직 연장부를 사용하여, 반도체 몸체의 마스크처리되지 않은 부분에 트렌치가 에칭된다. 소스, 드레인, 및 게이트 채널 영역이 물질층의 수직 연장부에 의해 마스크처리된 반도체 몸체부에 형성된다.

또다른 실시예에 따라, 부가적으로 이러한 트랜지스터와 함께 트랜지스터가 동기식 다이나믹 랜덤 액서스 메모리(SRAM) 어레이를 형성하기 위해 배열된다. 어레이는 로우(row) 및 칼럼(column)에 배열된 다수의 SRAM 셀을 포함하며, 각각의 셀은 워드라인 콘택에 연결되는 워드라인을 갖는다. 워드라인 콘택은 4개의 연속하는 셀과 공통이 된다. 셀 각각은 SRAM 회로를 제공하도록 배열된 전기적으로 상호연결된 다수의 MOS 트랜지스터를 갖는다. 셀 각각은 V_DD 콘택 및 V_SS 콘택을 갖는다. 이러한 콘택중 하나는 셀 내부 중앙에 배치되고 콘택중 다른 하나는 셀중 4개의 연속하는 셀과 공통이 된다. 각각의 셀은 공통 콘택과 셀의 코너 영역 주변에 배치된 워드라인 콘택을 갖는다.

본 발명의 특징은 첨부된 도면을 참조로 이하 보다 상세히 설명된다.

도 1은 본 발명에 따른 제조에서 하나의 스테이지에서 반도체 몸체의 평면도;

도 2a는 도 1의 반도체 몸체의 단면도로, 도 1에서 라인 2A-2A를 따른 단면도;

도 3a는 도 1의 반도체 몸체의 개략적 단면도로, 도 1의 라인 3A-3A를 따른 단면도;

도 2b-2e, 2ea, 2eb, 2ec, 2ed, 2f-2p, 2pa, 2pb, 2q-2s는 본 발명에 따른 제조시에서의 다양한 스테이지에서 도 2a의 몸체의 단면도;

도 3a-3d 및 3n은 본 발명에 따른 제조시에서의 다양한 스테이지에서 도 3a의 몸체의 단면도로, 도 3a, 3b, 3c, 3d 및 3n은 도 2a-2d 및 2n에 해당하는 스테이지이다;

도 4는 SRAM 셀의 개략적 다이어그램;

도 5a-5b 및 5f-5g는 본 발명에 따른 제조시에서의 다양한 스테이지에서 도 4의 SRAM 셀의 평면도;

도 5c, 5d 및 도 5e는 도 4의 SRAM 셀의 단면도로, 도 5b에서 라인 5C-5C, 5D-5D 및 5E-5E를 따른 단면도;

도 6은 도 4 및 도 5a-5e의 셀 어레이의 평면도.

도 1, 2a, 및 3a를 참조로, 얕은 트렌치 절연(STI;shallow trench isolation) 유전체 영역(10)(도 3a)이 단결정 반도체 기판의 수평의 평면 표면에 있는 라인(11)을 따라 형성된다. 기판은 보론이 도핑된 p-형 전도성 실리콘 몸체(14)이다. STI 영역(10)의 얕은 트렌치는 임의의 종래 기술을 사용하여 실리콘 이산화물로 채워진다. STI 영역(10)은 라인(11) 사이에서 약 320 나노미터(nm)의 폭을 갖고 실리콘 몸체(14)에 있는 활성 영역(12)을 형성한다. 활성 영역(12)은 약 80 nm의 두께를 갖는 제 1 실리콘 질화물층(20)으로 커버된다. 20 nm의 두께를 갖는 제 2 실리콘 질화물층(22), 및 320nm의 두꺼운 실리콘 이산화물층(24)이 제 1 실리콘 질화물층(22) 위에 순차적으로 증착된다. 320nm의 폭을 갖는 윈도우(28)를 갖도록 종래의 리소그라피 기술을 사용하여 패턴화된 포토레지스트층인 게이트 도체 마스크(26)가 실리콘 이산화물층(24) 위에 형성된다. 마스크로서 패턴화된 포토레지스트층(26)을 사용하여, 윈도우(28)에 의해 노출된 실리콘 이산화물층(24) 부분이 제 2 실리콘 질화물층(22)의 하부 표면부를 노출시키도록 이방성 에칭된다(예를 들어, 반응성 이온 에칭인 RIE 공정을 이용한다). 제 2 실리콘 질화물층(22)의 노출부는 도 2a 및 3a에 도시된 것처럼, 제 1 실리콘 질화물층(20)의 하부 표면부를 노출시키도록 이방성 에칭된다(예를 들어, 반응성 이온 에칭인 RIE 공정을 이용한다). 다음 포토레지스트층(26)이 제거된다. 주목할 것은 RIE 공정으로 패턴화된 실리콘 이산화물층(24)과 제 2 실리콘 질화물층(22)으로 구성된 복합 마스크(21)가 형성된다는 것이다. 따라서, 복합 마스크(21)는 수평으로 공간을 두고 있고, 마주하며 수직적으로 연장되어 쌍을 이룬 측벽(30)을 구비한 윈도우(28)를 갖는 마스크를 제공한다. 또한, 윈도우(28)는 제 1 실리콘 질화물층(20) 일부분을 노출시키며 이러한 마스크는 제 1 실리콘 질화물층(20)의 윈도우가 아닌 부분(non-windowed portion)을 커버한다.

도 2b 및 3b를 참조로, 다결정성 실리콘인 희생 물질층(32)이 복합 마스크(21) 위에 컨포멀하게 증착된다. 다결정성 실리콘층(32)은 약 20nm의 예정된 균일한 두께로 증착된다. 실리콘 질화물층(34)이 다결정성 실리콘층(32) 위에 컨포멀하게 증착된다. 실리콘 질화물층(34)은 약 20nm의 예정된 균일한 두께로 증착된다. 도 3b에서 주목할 것은 이들 다결정성 실리콘 및 실리콘 질화물층(32, 34)이 STI 실리콘 이산화물 영역(10) 위로 각각 연장된다는 것이다. 다음, 실리콘 질화물층(34)의 수평으로 배치된 부분을 제거하고, 순차적으로 실리콘 질화물층(34)의 수직으로 연장되는 부분 및 다결정성 실리콘(32)의 수직으로 연장되는 부분을 남겨두고 하부 다결정성 실리콘층(32)의 수평 부분을 제거하기 위해 RIE 공정이 사용된다. 주목할 것은 실리콘 질화물층(34)과 다결정성 실리콘(32)의 상부 표면이 노출된다는 것이다.

다음, 실리콘 질화물층(34)의 언더컷팅을 방지하기 위해 이방성 에칭(예를 들어, 반응성 이온 에칭(RIE))을 사용하여, 다결정성 실리콘층(32)의 수직 연장부가 도 2c 및 3c에 도시된 구조를 산출하도록 선택적으로 제거된다. 먼저, 주목할 것은 다결정성 실리콘층(32) 부분이 수직 실리콘 질화물층, 또는 스페이서(34) 아래에 남아있다는 것이다. 따라서, 실리콘 이산화물층(24)/실리콘 질화물층(22)의 측벽과 실리콘 질화물 스페이서(34) 사이에 슬릿(35)이 형성된다. 각각의 슬릿(35)은 희생 다결정성 실리콘층(32)의 두께와 거의 같은 폭을 갖는다(도 2b 및 3b). 다음 주목할 것은, 슬릿(35) 폭이 실리콘 질화물 스페이서(34) 사이의 스팬(37) 폭 보다 작다는 것이다. 또한, 주목할 것은 각각의 슬릿(35)이 윈도우(28)(도 2a 및 3a)의 측벽과 실리콘 질화물 스페이서(34)의 수직 연장부 사이에 있다는 것이다. 실리콘 질화물 스페이서(34) 사이의 스팬(37)과 슬릿(35)은 도 2c 및 도 3c에 도시된 것처럼 제 1 실리콘 질화물층(20)의 표면부(40)를 노출시킨다.

다음, 도 2b 및 3c에 도시된 구조는 실리콘 질화물에 대해 실리콘 이산화물에서 보다 높은 에칭률(예를 들어 4대 1의 비율)로 이방성 에칭된다. 예를 들어, 에칭은 탄소 플루오르화물 화학작용을 따른다(예를 들어, CHF₃+N₂+O₂). 에칭은 제 1 실리콘 질화물층(20)의 노출된 부분이 실리콘 기판(14)의 하부 표면부(42)(도 2d 및 3d)를 노출시키도록 에칭된 후 중단된다. 결과 구조물이 도 2d 및 도 3d에 도시된다. 주목할 것은 에칭 공정이 (a) 제 1 실리콘 질화물층(20)에서 수평하게 이격되고 수직으로 연장되며, 실리콘 질화물 스페이서(34)(도 2c)의 수직으로 연장되는 쌍을 이룬 부분의 아래에 배치된 실리콘 질화물 바(44)(도 2d)를 형성하고; (b) 슬릿(35) 아래에 배치된 실리콘 반도체 몸체(14)의 하부 표면부(42)(도 2d)가 노출되도록 슬릿(35)(도 2c) 아래에 배치된 제 1 실리콘 질화물층(20) 부분을 제거하고; (c) 실리콘 이산화물층(24)(도 2c) 및 하부 제 2 실리콘 질화물층(22)을 제거하고; (d) 도 2d 및 3d에 도시된 것처럼, 반도체 몸체(14)의 수평 표면 위에 제 2 실리콘 질화물 마스크를 제공하는 제 1 실리콘 질화물층(20)의 윈도우가 아닌 부분과 실리콘 질화물 바(44)를 사용하여, 복합 마스크(21)로 커버된 윈도우가 아닌 부분 아래에 배치된 제 1 실리콘 질화물층(20) 부분을 남겨두는데 사용된다는 것이다. 또한, 주목할 것은, 수평으로 이격된 한 쌍의 실리콘 질화물 바(44)를 형성하는 것 외에, 실리콘 이산화물 스페이서(44)는 도 3d에 도시된 것처럼, STI 영역(10)의 실리콘 이산화물에 형성된다는 것이다. 이러한 실리콘 이산화물 스페이서(44)는 단시간 습식 에칭으로 제거된다.

다음, 도 2d에 도시된 마스크와 같이, 마스크로서 패턴화된 실리콘 질화물(20)을 사용하여, 쌍을 이룬 폭이 좁은 그루브(48) 사이의 반도체 몸체(14)에 있는 상대적으로 폭이 넓은 그루브(50)와 슬릿(35)(도 2c)으로 정렬된 반도체 몸체(14)의 표면부 아래에 상대적으로 폭이 좁은 한 쌍의 그루브(48)(도 2e)를 몸체(14)에 형성하기 위해 반도체 몸체(14)의 노출된 표면부 속으로의 선택적 에칭을 위해 이방성 에칭(RIE)이 사용된다. 형성된 구조물은 도 2e에 도시된다. 주목할 것은 쌍을 이룬 폭이 좁은 각각의 그루브(48)는 제 1 실리콘 질화물층(20)에 형성된 한 쌍의 바(44) 아래에 배치된 반도체 몸체(14) 부분(56)에 의해 폭이 넓은 그루브(50)의 측벽(54)중 인접한 하나로부터 분리되는 측벽(52)을 갖는다는 것이다. 또한, 반도체 몸체(14)의 상기 부분(56) 각각은 제시된 방식으로 몸체(14)에 형성되는 한 쌍의 해당 트랜지스터에 활성 영역을 제공한다. 따라서, 활성 영역의 폭은 실리콘 질화물 스페이서(34)(도 3c)의 두께에 의해 한정되며, 이는 상기 폭이 리소그라피에 의해 한정되는 상기 폭보다는 실리콘 질화물 바(44)의 폭을 한정한다.

다음, 도 2ea를 참조로, 다결정성 실리콘의 박막(60)이 도 2e에 도시된 구조의 표면 위에 화학적으로 기상 증착된다. 막(60) 두께는 폭이 좁은 트렌치(48) 폭의 1.5 이상이다; 즉 10nm 이상의 두께이다. 주목할 것은 증착된 다결정성 실리콘 박막(60)이 폭이 넓은 트렌치(50)의 측벽 상에 있다는 것이다.

다음, 도 2eb를 참조로, 포토레지스트층(61)은 도 2ea에 도시된 구조의 표면 위에 도시된다. 주목할 것은 포토레지스트층(61) 부분이 다결정성 막(60)이 코팅된, 폭이 넓은 트렌치(50)를 채운다는 것이다. 포토레지스트층(61)은 타임(timed) 에칭을 사용하여 폭이 넓은 트렌치(50)가 채워질 때까지만(그리고 공지된 포토레지스트층(61)의 두께까지만), 포토레지스트의 레벨이 도 2ec에 도시된 구조를 산출하도록 실리콘 몸체(14)의 표면에 있을 때까지 등방성으로 에치백된다.

다음, 도 2ed를 참조로, 다결정성 실리콘막(60) 부분은 막(60)이 도 2ed에 도시된 것처럼, 실리콘 몸체(14)의 표면에 있을 때까지 반응성 이온 에칭(RIE)을 사용하여 에칭된다. 포토레지스트층(61)의 나머지 부분(도 2ed)이 에칭되어 도 2f에 도시된 구조가 산출된다.

증착된 다결정성 실리콘막(60)은 도 2f에 도시된 것처럼, 증착된 다결정성 실리콘(60)이 채워져 남아있는 폭이 좁은 트렌치(48)로 이방성 에치백된다. 주목할 것은 증착된 다결정성 실리콘 박막(60)은 폭이넓은 트렌치(50)의 측벽에 여전히 남아있다는 것이다.

다음, 도 2g를 참조로, 제 2 이방성, 실리콘 에칭이 반도체 몸체(14)에 있는 쌍을 이룬 폭이 좁은 그루브(48)를 깊게 하고, 반도체 몸체(14)에 있는 폭이 넓은 그루브(50)를 깊게 하기 위해 남아있는 다결정성 실리콘(60)을 제거하는데 사용된다. 주목할 것은 폭이 넓은 그루브(50)의 바닥이 폭이 좁은 그루브(48)의 바닥보다 다결정성 실리콘(60)이 적기 때문에, 폭이 넓은 그루브(50)가 쌍을 이룬 상대적으로 폭이 좁은 그루브(48)의 깊이보다 깊게 에칭된다는 것이다. 결과 구조물은 도 2g에 도시된다.

다음, 도 2h를 참조로, 약 30-100Å 두께로 열적으로 성장된 실리콘 이산화물, 즉, 게이트 산화물층(52)이 쌍을 이룬 폭이 좁고 깊은 그루브(48) 및 폭이 넓은 그루브(50)의 측벽 및 양쪽 바닥부 상에 형성되며 게이트 산화물층(52)으로 쌍을 이룬 깊은 그루브(48) 및 폭이 넓은 그루브(50)의 벽이 정렬된다. 다음, 도핑된 다결정성 또는 비정질 실리콘의 전도성 물질(54)이 게이트 산화물층(52) 상에 증착되어, 폭이 좁은 그루브(48)와 폭이 넓은 그루브(50)의 라이닝된 쌍을 게이트 산화물(52)의 상기 전도성 물질(54)을 제공한다. 전도성 물질(54)은 다결정성 실리콘이며 폴리(1)로 간주되기도 한다. 증착된 전도성 물질(54)은 도 2h에 도시된 것처럼 에치백된다. 실리콘 이산화물인 유전체층(57)이 구조물 위에 증착되며 도 2h에 도시된 구조물을 산출하기 위해 종래의 기술을 사용하여 평탄화된다.

다음, 제 1 실리콘 질화물층(20)의 나머지 부분은 여기서는 핫(hot) 인산으로 선택적 에칭을 사용하여 제거되어, 실리콘 기판(14)의 하부 부분이 노출된다. 결과 구조물은 도 2i에 도시된다. 주목할 것은 3개의 폴리(1) 영역이 있다는 것이다; 그루브(50)(도 2g)인 영역(54a), 폭이 좁은 그루브(48)에 있는 영역(54b1, 54b2).

도 2j를 참조로, 마스크로서 실리콘 이산화물층(57)을 사용하여, 노출된 단결정 실리콘 반도체 몸체(14)는 상기 몸체(14)에 있는 한 쌍의 수평으로 이격된 리세스(63)를 선택적으로 이방성으로 형성한다. 리세스는(63) 반도체 몸체(14)에 상대적으로 폭이 넓은 그루브(50)의 깊이보다는 작지만 쌍을 이룬 폭이 좁은 그루브 의 깊이보다 깊은 깊이의 바닥부(62)를 갖는다. 실리콘 이산화물층(57)으로 커버된 반도체 몸체(14) 부분은 폭이 좁은 그루브(48)와 폭이 넓은 그루브(50)로 라이닝된 쌍을 이룬 게이트 산화물층(52) 사이에 반도체 몸체(14)의 제공부(56)(도 2e, 2j 참조)를 유지하고 쌍을 이룬 트랜지스터를 위해 쌍을 이룬 활성 영역을 영역(56)에 유지시키기 위해 남아있게 된다.

도 2k를 참조로, 20nm 두께를 갖는 실리콘 이산화물층(64)은 도 2j에 도시된 구조물 위에 컨포멀하게 증착된다. 결과 구조물은 도 2k에 도시된 것처럼 측벽부를 커버하기 위해 리세스(63)의 측벽부 상에 있는 실리콘 이산화물층(64) 부분은 남겨두면서 실리콘 이산화물층(64)의 수평부를 제거하기 위해 선택적 이방성 에칭처리된다.

다음, 도 2k에 도시된 구조물은 폭이 넓은 그루브(50)의 깊이보다 깊게 리세스(63)의 깊이를 연장시키기 위해 실리콘 선택적 이방성 에칭처리된다. 리세스(63)의 바닥(65)은 폭이 넓은 그루브(50)의 바닥(66)보다 깊이가 깊다. 결과 구조물은 도 2l에 도시된다. 주목할 것은 층(64)의 종결 단부와 깊이가 연장된 리세스(63)의 바닥부 사이에 반도체 몸체(14)의 깊이가 연장된 리세스(63)의 측벽이 형성된다는 것이다.

다음, 도 2m을 참조로, 실리콘 질화물 스페이서층(70)이 구조물 위로 증착되고 쌍을 이루고 연장된 리세스(63)의 측벽(68) 상에 그의 일부가 남도록 패턴화된다. 주목할 것은 남아있는 실리콘 질화물 스페이서층(70)의 일부가 실리콘 이산화물층(64) 상에 형성되고 남아있는 실리콘 질화물 스페이서층(70)의 나머지 부분은 반도체 몸체(14)의 깊이가 연장된 리세스(63)의 측벽(68)(즉, 실리콘 질화물 스페이서층(64)의 종결 단부와 깊이가 연장된 리세스(63)의 바닥부 사이에 형성된 리세스 측벽)이 있는 단결정 실리콘 반도체 몸체(14) 상에 형성된다는 것이다.

다음, 도 2n에 도시된 구조물은 실리콘에 대해 선택적으로 등방성 에칭된다. 즉, 등방성 에칭은 리세스(63)의 바닥부(65) 상의 반도체 몸체(14) 부분에서 이루어진다. 등방성 에칭은 폭이 넓은 그루브(50) 아래의 반도체 몸체(14) 부분과 쌍을 이룬 폭이 좁은 그루브(48) 아래의 반도체 몸체(14)의 하부 부분만을 제거하여, 에칭되지 않은 반도체 몸체(14)를 남기게 된다; (a)트랜지스터에 대해 활성 영역을 제공하는 반도체 몸체(14)의 부분(56); (b) 쌍을 이룬 폭이 좁은 그루브(48) 아래에 있는 반도체 몸체(14)의 상부 부분(72). 결과 구조물은 도 2n에 도시된다. 주목할 것은 에칭이 레벨(74)로 반도체 몸체(14)를 에칭하여(즉, 레벨 74) 실리콘 이산화물층(57) 아래에 배치된 실리콘 몸체(14) 일부가 바닥 표면이 된다는 것이다. 공정에서 이러한 요점에 대한 구조물의 또다른 관점이 도 3n에 도시되며, 도 3a-3d에 사용되는 것과 유사한 단면을 갖는다. 주목할 것은 실리콘 몸체(14)에 보이드(75)가 형성된다는 것이다.

다음 도 2o를 참조로, 단결정 실리콘 몸체(14)의 노출된 부분은 에칭되지 않은 반도체 몸체(14)의 바닥부 위에 유전체층(80)(즉, 열적으로 성장된 실리콘 이산화물)을 형성하게 열적으로 산화된다. 주목할 것은 에칭되지 않은 반도체 몸체(14)의 측면부(82)가 이러한 리세스(63)의 측벽상에 이전에 형성된 실리콘 질화물 스페이서층(70)의 부분에 의해 반도체 몸체(14)에 형성된 리세스(63)로부터 분리된다는 것이다. 이러한 실리콘 질화물 스페이서층(70)은 도 2p에 도시된 것처럼, 에칭되지 않은 반도체 몸체(14)의 측면부(82)를 노출시키도록 선택적 에칭으로 에칭된다.

다음, 도 2p에 도시된 것처럼, 도핑되지 않은 다결정성 실리콘인 호스트 물질(84)이 도 2o에 도시된 구조물 위에 증착된다. 물질(84)은 에치백되고 도 2p에 도시된 것처럼 리세스(63)를 채우도록 여전히 남게 된다. 주목할 것은 호스트 물질(84) 부분이 에칭되지 않은 반도체 몸체(14)의 측벽부(82)와 접촉된다는 것이다. 또한, 주목할 것은 호스트 물질의 좌측부 및 우측부(즉 84L, 84R) 각각은 유전체(80)에 의해 절연 분리된다는 것이다. 설명된 것처럼, CMOS 전계효과 트랜지스터(FET)의 쌍중 하나인 n-채널은 도 2p에 56n으로 표시되며 좌측 활성 영역(56)(도 2o)에 형성되고, CMOS 전계효과 트랜지스터(FET)의 쌍중 하나인 p-채널은 도 2p에 56p로 표시되며 우측 활성 영역(56)(도 2o)에 형성된다.

따라서, 다음에 제 1 소스/드레인 포토레지스트 마스크(88)(도 2pa)가 도 2p에 도시된 구조물 위에 증착되고 호스트 물질(84)의 좌측부 위에 윈도우(89)를 제공하도록 패턴화된다. 구조물은 예를 들어 비소 또는 인 이온과 같은 n-형 도펀트의 이온 주입에 노출된다. 점선(90)으로 표시된 측면부(82)에서의 깊이로 호스트 물질(84) 좌측부(즉, 84L)속으로 이온 주입된다. 주입된 이온은 부호 91로 표시된다. 마스크(88)가 제거되고 마스크(92)로 교체된다(도 2pb). 구조물은 p-형 도펀트, 예를 들어 붕소 이온의 이온 주입에 노출된다. 점선(90)으로 표시된 측면부(82)에서의 깊이로 호스트 물질(84)의 우측부(즉, 84R)속으로 이온 주입된다. 주입된 이온은 부호 93으로 표시된다. 마스크(92)가 제거된다. 구조물은 n-형 및 p-형 이온을 활성화시키고 확산시키기 위해, 또는 도 2q에 도시된 것처럼 에칭되지 않은 반도체 몸체에 인접한 하부 부분속으로 에칭되지 않은 반도체 몸체의 측면부(즉, 매립된 콘택 영역)를 통해 그리고 실리콘 몸체(14)의 상부 표면으로 다결정성 실리콘 호스트(84)를 통해 이들이 호스트 물질로부터 운반되도록 높은 온도로 가열된다. 따라서, n-형 전도성 및 p-형 전도성 영역(N, P)이 각각 활성 영역(56n, 56p)의 하부 영역에 각각 형성되고, 도핑되지 않은 다결정성 실리콘(84)이 이온 주입 및 가열 단계의 결과로서 도핑된 다결정성이 된다. 때때로 도핑된 다결정성 실리콘(84)은 폴리(2)로서 간주되기도 한다.

다음, 도 2r을 참조로, 실리콘 이산화물층(94)은 구조물 위로 컨포멀하게 증착되며 도 2r에 도시된 구조물을 제공하기 위해 상부 부분을 제거하도록 에치백되거나 또는 화학적 기계적으로 연마처리된다. 주목할 것은 공정이 실리콘 질화물 바(44)의 상부 부분을 노출시킨다는 것이다.

실리콘 질화물 바(44)의 노출된 부분은 예를 들어, 핫 인산으로 에칭되어 바(44)를 선택적으로 제거하고 반도체 몸체(14)의 활성 영역(56n, 56p)의 표면부를 노출시킨다. 도핑된 다결정성 실리콘인 호스트 물질의 박막(96L, 96R)이 결과 구조물 위에 컨포멀하게 증착되며 도 2s에 도시된 것처럼 에치백된다. 따라서, 막(96L, 96R)의 호스트 물질은 실리콘 질화물 바(44)에 의해 앞서 점유된 공간을 채운다. 주목할 것은 도핑된 다결정성 막(96L, 96R) 대신에 다른 전기적 전도성 물질이 사용될 수 있다는 것이다. 도시되지 않은 포토레지스트 마스크를 사용하여, 활성 영역(56n) 위에 노출된 n-채널 트랜지스터 다결정성 실리콘 물질(96L)에 비소 또는 인이 주입된다. 이러한 마스크 사용으로, 붕소 또는 다른 p-형 도펀트가 점선(95)으로 표시된 깊이로 활성 영역(56n) 속에 주입된다. 도시되지 않은 포토레지스트 마스크가 제거되고 도시되지 않은 포토레지스트로 교체되어 활성 영역(56p) 위에 노출된 p-채널 트랜지스터 다결정성 실리콘 물질(96R)에 붕소가 주입된다. 이러한 마스크를 사용하여, 활성 영역(56p) 위의 노출된 p-채널 트랜지스터 다결정성 실리콘 물질(96R)에 붕소, 또는 다른 p-형 도펀트가 주입된다. 이러한 마스크의 사용으로, 인, 비소 또는 다른 n-형 도펀트가 점선(95)으로 표시된 깊이로 활성 영역(56p) 속으로 주입된다. 도시되지 않은 포토레지스트 마스크가 제거된다. 구조물은 다결정성 실리콘 물질(96L)의 n-형 도펀트와 다결정성 실리콘 물질(96R)의 p-형 도펀트가 n-채널 트랜지스터의 소스/드레인 영역(97L) 속으로 유도되고 다결정성 실리콘 물질(97R)의 n-형 도펀트가 p-채널 트랜지스터의 소스/드레인 영역(97R)으로 유도되도록 가열된다. 따라서, 도 2s는 전기적으로 절연된 쌍을 이룬, 이중 게이트 수직 CMOS 트랜지스터를 나타낸다.

도 4를 참조로, 동기식 랜덤 액서스(SRAM) 셀의 트랜지스터(T₁-T₆) 배열이 도시된다. 트랜지스터(T₂, T₅)는 도 2s에 도시된 쌍을 이룬 트랜지스터로서 구성된다. 트랜지스터(T₃, T₆)는 도 2s에 도시된 쌍을 이룬 트랜지스터의 또다른 하나로서 구성된다. 트랜지스터(T₁)는 도 2s의 쌍을 이룬 트랜지스터중 하나이고, 도 4에 도시되지 않은 쌍을 이룬 트랜지스터중 또다른 하나는 인접 셀에 사용된다. 트랜지스터(T₄)는 도 2s에서의 트랜지스터 쌍중 하나이고, 도 4에 도시되지 않은 쌍중 다른 하나는 다른 인접 셀에 사용된다. 트랜지스터(T₂, T₃)는 n-채널 MOSFET이고, 트랜지스터(T₁,T₄,T₅,T₆)는 p-채널 MOSFET이다. 전압 소스(Vss)는 각각 금속(1) 전기적 연결기에 의해 트랜지스터(T₅,T₆)의 소스(5S, 6S)에 연결된다. 비트라인(BL)은 트랜지스터(T₁)의 드레인(1D)과 금속(1) 전기적 연결기에 의해 연결된다. 전압 소스(V_DD)는 각각 트랜지스터(T₂, T₃)의 드레인(2D, 3D)과 금속(2) 전기적 연결기에 의해 연결된다. 워드라인(WL)은 금속(2) 전기적 연결기에 의해 각각 게이트(1G, 4G)에 연결된다. 트랜지스터(T₃)의 소스(3S), 트랜지스터(T₄)의 소스(4S), 트랜지스터(T₆)의 드레인(6D), 트랜지스터(T₂)의 게이트(2G) 및 트랜지스터(T₅)의 게이트(5G)는 배선(interconnect)(1)에 의해 서로 연결된다. 트랜지스터(T₃)의 게이트(3G), 트랜지스터(T₆)의 게이트(6G), 트랜지스터(T₂)의 소스(2S), 트랜지스터(T₅)의 드레인(5D) 및 트랜지스터(T₁)의 소스(1S)는 배선(2)에 의해 서로 연결된다.

도 5a를 참조로, 도 3의 SRAM 셀의 레이아웃이 도시되며, 상기 레이아웃은 트랜지스터(T₁-T₆)의 드레인, 소스 및 게이트를 나타낸다. 특히, 주목할 것은 폴리(1) 영역(54)이 각각 트랜지스터(T₁-T₆)의 게이트(1G-5G)를 제공한다는 것이다. 주목할 것은 폴리(1) 영역(54a, 54b1, 54b2)은 트랜지스터(T₁-T₆) 중 하나와 각각에 대해 서로 전기적으로 연결된다는 것이다. 따라서, 각각의 트랜지스터(T₁-T₆) 중 하나는 영역(54a 및 54b1 또는 54b2)에 의해 제공된 한 쌍의 게이트 전극을 갖고, 각각의 게이트 전극중 하나는 트랜지스터를 위한 게이트 채널 영역의 맞은편 측면에 있게 된다. 트랜지스터(T₂, T₃)에 대한 소스 영역(2S, 3S)은 각각 블랙 바로서 도시된다. 마찬가지로, 트랜지스터(T₁,T₂,T₄,T₅,T₆)의 드레인 영역(1D, 2D, 4D, 5D, 6D)은 각각 블랙 바로서 도시된다. 소스 영역(1S, 4S, 5S, 6S)은 도핑된 폴리(2) 영역(84)에 의해 제공된다. 마찬가지로, 트랜지스터(T₂, T₃)에 대한 드레인 영역(2D, 3D)은 각각 도핑된 폴리(2) 영역(84)에 의해 제공된다.

도 5b를 참조로, 도 2와 관련하여 상기 설명된 방식으로 트랜지스터(T₁-T₆)를 형성한 후의 레이아웃을 도 5a에 도시한다. 3G, 6G를 제공하는 영역(54)(도 5a)의 폴리(1) 물질과 1S를 제공하는 영역(84)의 폴리(2) 물질과의 전기적 연결을 위해 콘택(C₁)이 제공된다. 동시에, 2G, 5G를 제공하는 영역(54)(도 5a)의 폴리(1) 물질와 4S를 제공하는 영역(84)(도 5a)의 폴리(2) 물질과의 전기적 연결을 위해 콘택(C₂)이 제공된다. 콘택(C₁, C₂)중 하나, 여기서는 3G 및 6G를 제공하는 폴리(1) 영역(54)과의 전기적 콘택을 제공하는 콘택(C₁)의 단면을 나타내는 도 5d를 참조로 한다.

콘택(C₁, C₂)은 도시되지 않은 하부 실리사이드 라이너(liner)의 형성을 위해 도시되지 않은 마스크에 개구부를 제공하기 위해 리소그라피 기술을 사용하여 형성된다. 콘택(C₁, C₂) 형성 후에 임의의 적절한 에칭을 사용하는 개구부가 도시되지 않은 마스크 아래에 유전체를 형성하며, 마스크는 제거되고, 도시되지 않은 10 내지 100 마이크로미터 두께의 도핑된 다결정성 실리콘층이 구조물 위에 그리고 유전체에 개구부에 걸쳐 증착된다. 다음, 5 내지 30 마이크로미터 두께의 티타늄층이 도핑된 다결정성 실리콘 위에 증착된다. 화학적 기계적 연마(CMP)가 실리사이드 상의 부분을 제외하고 다결정성 실리콘/티타늄을 제거하기 위해 사용된다. 다결정성 실리콘/티타늄은 TiSi₂ 콘택(C₁, C₂)을 산출하도록 어닐링처리된다.

다음, 2개의 배선, 즉 배선(1)과 배선(2)이 각각 콘택(C₁, C₂)과 전기적으로 접촉하는 도 5b에 도시된 패턴으로 형성된다. 도 4와 관련하여 상기 주목한 것처럼, 배선(1)은 3S, 4S, 6D, 2G, 5G와 전기적으로 연결되는 반면 배선(2)은 전기적 3G, 6G, 2S, 5D, 1S와 전기적으로 연결된다. 배선(1, 2)은 배선(1, 2)을 제공하기 위해 사용되는 전도성 물질로 증착된 층을 패터닝하기 위해 리소그라피를 사용하여 형성된다. 도 5c, 5d, 5e를 참조로 한다. 먼저, 주목할 것은 트랜지스터(T₃, T₆)에 사용되는 폴리(1) 물질이 전기적으로 연결된다는 것이다. 트랜지스터(T₃, T₆,T₅, T₂)의 단면이 도 5b에 도시된다.

배선(1, 2)의 패터닝 후에, 실리콘 이산화물층(100)(도 5c)이 배선(1, 2) 위에 증착된다. 층(100)은 CMP를 사용하여 평탄화처리된다. 실리콘 이산화물 제 2층(102)이 평탄화된 층(100) 위에 증착된다. 리소그라피를 사용하여, 금속(1) 콘택이 Ti/TiN의 라이너(104)를 먼저 형성하고 라이너(104) 상에 텅스텐층(106)을 제공함으로써 형성된다. 다음, 전도성층이 증착되고 리소그라피로 패턴화되고, 어닐링처리되어 금속(1)을 형성한다.

따라서, 제 1 금속, 즉 금속(1)이 도 5f에 도시된 패턴으로 형성된다. 도 4와 관련하여 상기 주목한 것처럼, 금속(1)은 배선과 전기적으로 연결된다: 비트라인(BL)과 1D; 비트라인(BL)과 4D; 및 Vss와 양쪽 5S, 6S. 또한 금속(1)은 도시된 것처럼, 워드라인 및 V_DD 콘택, 워드라인 콘택, V_DD 콘택을 제공하는데 사용된다. 도 4와 관련하여 도시된 것처럼 워드라인 콘택은 게이트 영역(1G, 4G)과 연결되고, V_DD 콘택은 드레인 영역(2D, 3D)과 연결된다.

다음, 제 2 금속, 즉 금속(2)은 도 5g에 도시된 패턴으로 형성된다. 특히, 실리콘 이산화물층(110)은 금속(1) 위에 증착된다. 층(110)은 CMP를 사용하여 평탄화된다. 층(112)은 층(110)의 평탄화된 표면 위에 증착된다. 리소그라피는 SRAM에서 요구되는 바대로, 전기적 콘택이 금속(1)으로 구성되는 층(110, 112)에 비아를 형성하는데 사용된다. 도 4와 관련하여 상기 주목한 것처럼, 금속(2)은 전기적으로 상호접속된다: V_DD와 양쪽 2D, 3D; 및 워드라인(WL)과 양쪽 1G, 4G. 비아의 형성, 및 도시되지 않은 마스크의 제거 후에, 리소그라피 공정에서, Ti/TiN층(114)은 텅스텐층(116)을 따라 증착된다. 텅스텐층(116)을 평탄화시키기 위해 CMP가 사용된다. 금속(2)을 제공하기 위해 전도성 물질이 구조물 위에 증착된다. 전도성 물질은 도 5g에 도시된 접속부를 제공하기 위해 금속(2) 속으로 리소그라피 방식으로 패터닝된다.

도 6을 참조로, 도 4에 도시된 다수의 셀 어레이, 여기서는 6개 셀의 로우 및 칼럼 어레이, 즉 셀 1,1, 셀 1,2, 셀 1,3, 셀 2,1, 셀 2,2, 및 셀 3,1이 도시된다. 각각의 셀은 도 4 및 도 5a-5g와 관련하여 상기 설명된 셀과 동일하다.

따라서, 주목할 것은 도 6에 도시된 SRAM 어레이는 로우 및 칼럼으로 배열된 다수의 SRAM 셀을 포함한다는 것이다. 각각의 셀은 워드라인 콘택과 연결되는 워드라인을 갖고, 워드라인 콘택은 4개의 연속하는 셀과 공통이 된다. 또한, 각각의 셀은 도 4에 도시된 SRAM 회로를 제공하도록 배열된 다수의 전기적으로 상호연결된 MOS 트랜지스터(T₁-T₆)를 포함한다. 각각의 셀은 V_DD 콘택 및 Vss 콘택을 가지며, 콘택중 하나는 각각의 셀 내부 중앙에 배치되고 콘택중 다른 하나는 셀중 4개의 연속하는 셀과 공통이 된다. 또한, 각각의 셀은 공통 콘택과 셀의 주변 모서리 영역에 배치된 워드라인 콘택을 갖는다. 각의 셀의 V_DD 콘택과 Vss 콘택은 쌍을 이룬 트랜지스터와 공통이 된다.

첨부된 청구항의 사상 및 범주내에서 또다른 실시예가 가능하다.

Claims

SRAM 어레이로서,

로우 및 칼럼으로 배열된 다수의 SRAM 셀들을 포함하고,

각각의 상기 셀들은 워드라인 콘택에 연결된 워드라인을 포함하며,

상기 워드라인 콘택은 상기 셀들 중 4개의 연속하는 셀들에 공통이 되는 것을 특징으로 하는 SRAM 어레이.
제 1항에 있어서,

각각의 상기 셀들은 SRAM 회로를 제공하기 위해 배열되는 전기적으로 상호접속된 다수의 MOS 트랜지스터들을 포함하며,

각각의 상기 셀들은 V_DD 콘택과 V_SS 콘택을 포함하며,

상기 콘택들 중 하나는 각각의 상기 셀 내부 중앙에 배치되며, 상기 콘택들 중 다른 하나는 상기 셀들 중 4개의 연속하는 셀들에 공통이 되는 것을 특징으로 하는 SRAM 어레이.
제 2 항에 있어서, 각각의 상기 셀들은 상기 콘택들 중 공통 콘택과 상기 셀의 주변 모서리 영역에 배치된 워드라인 콘택을 갖는 것을 특징으로 하는 SRAM 어레이.
제 1항 내지 제 3항 중 어느 한 항에 있어서, 각각의 상기 셀들은,

반도체 몸체; 및

상기 반도체 몸체 내에 수직으로 연장되며 전기적으로 상호연결된 다수의 쌍을 이룬 이중-게이트 CMOS 트랜지스터들을 포함하는 것을 특징으로 하는 SRAM 어레이.
제 4항에 있어서, 각각의 상기 트랜지스터들은 상기 반도체 몸체 내에 수직으로 연장되는 소스, 드레인 및 게이트 채널들을 갖는 것을 특징으로 하는 SRAM 어레이.
제 4항에 있어서,

V_DD 콘택과 V_SS 콘택 중 하나는 한 쌍의 트렌지스터들에 공통이 되는 것을 특징으로 하는 SRAM 어레이.
제 5항에 있어서, 각각의 상기 트랜지스터들은:

(ⅰ) 소스 영역과 드레인 영역 사이에 배치된 게이트 채널 영역을 포함하는데, 상기 영역들은 몸체내에 배치되고 상기 몸체 표면 아래에서 수직으로 연장되며;

(ⅱ) 한 쌍의 유전체층들을 포함하는데, 이들 각각은 상기 게이트 채널 영역의 한 쌍의 마주하는 표면부들 중 해당 표면부에 배치되며;

(ⅲ) 한 쌍의 게이트 전극들을 포함하는데, 이들 각각은 상기 쌍을 이룬 유전체층들 중 해당 유전체층에 배치되는 것을 특징으로 하는 SRAM 어레이.
제 4항에 있어서, 쌍을 이룬 트랜지스터들 각각이:

(a) 소스 영역과 드레인 영역 사이에 배치된 게이트 채널 영역을 포함하는데, 상기 영역들은 몸체의 표면 아래에서 수직으로 연장되는 공통 영역에 의해 수평으로 분리되며;

(b) 다수의 유전체층들을 포함하는데, 이들 각각은 쌍을 이룬 게이트 채널 영역 각각의 마주하는 표면부상에 배치되며;

(c) 다수의 게이트 전극의 전도성 영역들을 포함하는데, 이들 중 제 1 영역은 다수의 유전체층들 중 해당 유전체층상에 배치되는 것을 특징으로 하는 SRAM 어레이.
제 8 항에 있어서, 다수의 게이트 도체 영역들 중 하나가 상기 공통 영역에 배치되며, 상기 쌍을 이룬 트랜지스터들들에 대한 공통 게이트 도체 영역을 제공하는 것을 특징으로 하는 SRAM 어레이.
제 8항에 있어서, 상기 쌍을 이룬 트랜지스터들 각각은 반도체 몸체의 표면 아래에서 수평으로 연장되는 절연층을 포함하고, 상기 절연층은 상기 쌍을 이룬 트랜지스터들 아래에 배치되는 것을 특징으로 하는 SRAM 어레이.
제 10항에 있어서, 다수의 게이트 전도체 영역들 중 하나가 상기 공통 영역에 배치되며, 상기 쌍을 이룬 트랜지스터들에 대한 공통 게이트 도체 영역을 제공하는 것을 특징으로 하는 SRAM 어레이.
제 11 항에 있어서, 상기 쌍을 이룬 트랜지스터들은 CMOS 트랜지스터들인 것을 특징으로 하는 SRAM 어레이.
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