TW457694B - Static random access memory (SRAM) - Google Patents

Description

457694 五、發明說明（，） 發明背景 大致地，本發明有關隨機存取記憶體，且更特別地有關 靜態隨機存取記憶體（SRAMs )。 如該項技術中所熟知地，SRAMs具有寬廣範圍之應用， 所企望的是使得利用來形成此一 SRAM之表面面積最小 .化。 發明槪述 根據本發明一實施例，提供一種SRAM單元陣列，各個該 等單元具有複數之電氣互連之MOS (金屬氧化物半導體） 電晶體，各個該等單元具有VDD接點及VSS接點，此等接 點之一係中央地配置於該等單元之各個之內而該等接點 之另一則共用於該等單元之四個接近單元 根據另一實施例，各個該等單元具有該等接點之共用者 及字元線接點配置於該單元之周邊，轉角地區。 根據另一實施例，一種方法係配置用於形成電晶體於半 導體本體之中，該方法含有形成一具有預定垂直厚度之材 料層於該半導體本體之水平表面部分之上，利用該材料層 爲遮罩，蝕刻溝渠於該半導體本體之未遮罩部分之內，形 成源極，汲極，及閘極通道區於該材料層所遮罩之部分半 導體本體之中。 根據另一實施例，閘極絕緣物係形成於該溝渠之側壁之 上。進一步地，閘極導體係形成於該溝渠之中。 根據另一實施例，提供一種用於形成電晶體於半導體本 體中之方法，該方法含有形成一具有預定垂直厚度之材料 本紙張又度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------I·---;裝·— — (請先Μ讀背面之注意Ϋ項再填寫本頁) J—訂‘ 經濟部智慧財產局員工消費合作杜印製

J 經濟部智慧財產局員工消費合作社印製 r 457694 A7 一 B7 五、發明說明（>) 層於該半導體本體之水平表面部分之上；利用該材料層爲 遮罩，溝渠係進入於該半導體本體之未遮罩部分之內；源 極，汲極，及閘極通道區係以垂直關係形成於該材料層所 遮罩之半導體本體之半導體部分的表面部分中；閘極導體 則形成於該閘極通道區的相反側之上。 根據另一實施例，提供一種用於形成電晶體於半導體本 體中之方法，該方法含有沿著該半導體本體之水平表面製 作覆蓋材料之圖案以提供此材料具有垂直延伸側壁部分； 具有預定厚度之材料層係共形地沈積於該覆蓋材料之水 平表面上及該覆蓋材料之垂直延伸側壁部分之上，以提供 此材料層之垂直延伸部分；該材料層係異方向性地蝕刻以 除掉沈積在該覆蓋材料之水平表面上之部分此材料，而留 下此材料層之垂直延伸部分；利用該材料層之垂直延伸部 分作爲遮罩，蝕刻溝渠進入該半導體本體之未遮罩之部分； 源極，汲極及閘極通道區係形成於由該材料層之垂直延仲 部分所遮罩之部分半導體本體。 根據另一實施例，該等電晶體與額外之此等電晶體一起 安排來形成同步動態隨機存取記億體（SRAM)陣列，該陣列 含有複數之以列及行設置之SRAM單元，各個該等單元具 有連接於字元線接點之字元線，該字元線接點係共用於該 等單元之四接近單元。該等單元之一具有複數之電氣互 連之MOS電晶體係設置以提供SRAM電路，各個該等單元 具有VDD接點及VSS接點，此等接點之一係中央地配置於 該等單元之一而該等接點之另一則共用於該等單元之四 各紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） •裝-----_---;1 訂----,,-----〆 (請先閱讀背面之注意事項再填寫本頁) A7 457694 ______B7__ 五、發明說明（3 ) 接近單元，各個該等單元具有該等接點之共用接點及配置 在該單元之週邊，轉角區之處的字元線接點。 圖式簡單說明 本發明之該等及其他特性將從下文詳細說明於結合附 圖讀取時呈明顯，其中： 第1圖係根據本發明之半導體本體在其製造中一階段 處之平面視圖； 第2A圖係第1圖之半導體本體之橫剖面視圖，此橫剖 面係取沿著第1圖之線2A-2A; 第3A圖係第1圖之半導體本體之若干透視圖之橫剖面， 此橫剖面係取沿著第1圖之線3A-3A; 第 2B-2E，2E’，2E，’，2E”’，2E”，，，2F-2P，2P，，2P，，，2Q-2S 圖 係根據本發明第2A圖之本體在其製造中之不同階段處之 橫剖面視圖； 第3A-3D及3N圖係根據本發明第3A圖之本體在其製 造中之不同階段處之橫剖面視圖，第3 A , 3 B，3 C，3 D及3 N 圖係在相對應於第2A-2D及2N圖之階段處； 第4圖係SRAM單元之槪略圖； 第5A-5B及5F-5G圖係根據本發明第]圖之半導體本 體中之第4圖之SRAM單兀在其製造中不同階段處的平面 視圖； 第5C，5D,及5E圖係第4圖之SRAM單元之橫剖面視圖， 該橫剖面係取沿著第5圖中之線5C-5C,5D-5D及5E-5E; 及 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I I I I---!— i 裝--I —1 _ J I 訂'I I J I ---"办 (請先閒讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 五、發明說明（+ ) 第6圖僳第4及5A-5E圔之該等單元陣列之一部分。 龄诖當油；剜少說明 (請先Μ讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 現參閲第1,2A，及3A圓，淺溝渠隔離（STI)電介質區 1〇(第3A圖）條沿箸單晶半導體基板之水平，平面表面中 之線11而形成，此處，該基板傺P型導電型，硼摻雜之矽本 體14;此處，該STI區10之淺溝渠傜利用任何習知技術 來充镇有二氣化矽，藉此，該STI區10描繪出一活化區12 於矽本體14之中，此處，具有約320奈米（nm)之寛度於線 11之間；接箸，該活化區12覆蓋有第一氤化矽層20,此處 具有約8fl奈米之厚度；此處，具有20奈米厚度之第二氮 化矽層22及320奈米更厚之二氧化矽層24傜依序地沈 積於第一氮化矽層20之上。此處，利用習知微影術所製 作圖案之具有32E)奈米寬度之窗28的光阻層之閘極導體 遮罩2 6僳形成於二氣化矽層2 4之上；利用所製作之光阻層 26當作遮罩，異方向性地蝕刻該窗28所暴露之二氣化矽 層24(例如，利用反應性離子蝕刻法，βΙΕ)以暴露該第二 氮化矽層2 2 ,蝕刻該第二氧化矽層2 2之暴露部分（例如， 利用反應性離子蝕刻法，R I Ε )以暴露該第一氮化矽層2 0 之下方表面部分，如第2Α及3Α圖中所示；接著，去除該光 阻層2 6。應注意的是，該R I Ε法形成一由所製作圖案之 二氣化矽層24及第二氮化矽層22所組成之複合遮罩2L 所以該複合遮罩21提供一具有窗28舆配對之水平分開， 相對的垂直延伸倒壁3G之遮罩；進一步地，該窗28暴露 一部分之第一氮化矽層20且此遮罩覆蓋著該第一氮化矽 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 457694 五、發明說明（j:) 層2 0之非窗部分。 (請先閱讀背面之注意事項再填寫本頁) 現參閱第2B及3B圖，多晶矽之犧牲材料層32係共彤 地沈積於複合遮罩2 I之上，該多晶矽層3 2係沈積有大約 2 0奈米之預定，均勻的厚度，氮化矽層3 4則共形地沈積 在多晶矽層3 2之上，該氮化矽層3 4係沈積有大約2 0奈 米之預定，均勻的厚度。從第3B圖可注意到，該等多晶矽 及氮化矽層32>34分別地延伸在該STI二氧化矽區10之 上；接著，使用RIE法來去除氮化矽層34之水平配置部分， 且接著下方多晶矽層3 2之水平部分而留下該氮化矽層3 4 之垂直延伸部分及該多晶矽3 2之垂直延伸部分。應注意 的是該氮化矽層34及多晶矽32二者之上方表面係暴露 著。 經濟部智慧財產局員工消費合作社印製 接著，使用異方向性蝕刻（例如，反應性離子蝕刻（R I E )) 法以避免氮化矽層34之未切割，多晶矽層32之垂直延伸 部分係選擇性地去除以產生第2C及第3C圖中所示之結 構。首先應注意的是，部分之多晶砍層32保持在垂直氦 化矽層或間隔物3 4之下方，因此，裂隙3 5係形成於二氧 化矽層2 4 /氮化矽層2 2之側壁及氮化矽間隔物3 4之間， 各個該等裂隙35具有實質相同於該犧牲，多晶矽層32之 寬度（第2B及3B圖）；接著，應注意的是該等裂隙35之寬 度小於該等氮化矽間隔物3 4之間的距離；同時應注意的 是各個該等裂隙3 5係在該窗2 8之側壁（第2 A及3 A圖） 與氮化矽間隔物3 4之垂直延伸部分之間。該等裂隙3 5 及在該等氮化矽間隔物3 4與第一氮化矽層2 0之暴露表 本紙張尺度適用t國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 五、發明說明（& ) 面部分40係顯示於第2C及3C圖之中。 接著，使顯示於第2B及3 C圖中之結構與異方向性蝕刻 劑相接觸，該蝕刻劑具有相對於氮化矽實質更高蝕刻率於 二氧化砂（例如，4比1之比率），例如該蝕刻劑係氟化碳 化學物（例如，CHF3 + N2 + 02),該蝕刻係停止於蝕刻穿過該第 一氮化矽層20之暴露部分而暴露矽基板14之下方表面 部分42(第2D及3D圖）之後，所產生之結構係顯示於第2D 及3D圖中。應注意的是，該蝕刻過程係使用來（a )形成配 對之水平分開，垂直延伸之氮化矽條44 (第2D圖）於第一 氮化矽層20之中，此等條44係定位於配置在氮化矽間隔 物34之配對的垂直延伸部分下方的第一氮化矽層 20之地區中；（b)去除配置在該等裂隙35(第2C圖）下方 之部分第一氮化矽層20,藉此暴露出配置在該等裂隙35 下方之矽半導體本體14之表面部分42(第2D圖；（C)去 除該二氧化矽層24(第2C圖）及下方第二氮化矽層22;以 及（d)留下配置於該複合遮罩21之所覆蓋之無窗部分下 方之一部分第一氮化矽層20,與氮化矽條44及提供第二 氮化矽遮罩於該半導體本體14之水平表面上之第一氮化 砂層20之無窗部分，如第2D及3D圖中所示。同時，應注 意的是，除了形成配對之水平分開之氮化矽條44之外，二 氧化矽間隔物4 4係形成於ST I區1 0中之二氧化矽之中， 如第3 D圖中所示。該等二氧化矽間隔物44儀以短時間之 濕蝕刻予以去除。 接著，利用所製作圖案之氮化矽20作爲遮罩，此遮罩係 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） .裝--------訂V---.-----〆 (請先閲讀背面之注意事項再填寫本頁) 4 5 7 6 9 4 A7 B7 五、發明說明（7) (請先閱讀背面之注意事項再填寫本頁) 顯示於第2 D圖之中，異方向蝕刻（R〗E )係使用來選擇性地 蝕刻進入半導體本體14之暴露表面部分以在此本體1 4中 形成一配對相當窄的溝槽48(第25圖）於該半導體本體]4 之表面部分下方而與該等裂隙35(第2C圖）對齊以及一 相當寬之溝渠50於半導體本體14之中於該配對之窄溝 槽48之間，所產生之結構係顯示於第2E圖中。應注意的 是，各個配對之窄溝渠4 8具有側壁5 2，藉配置於該配對 之形成於第一氮化矽層20中之條44下方之半導體本體 1 4之部分5 6而分離於該寬溝槽5 0之毗鄰之側壁5 0。進 一步地，各個此等部分56之半導體本體14將以將描述之 方式提供活化區以用於本體1 4中所形成之配對電晶體之 相對應者，所以，該等活化區之寬度係由其界定氮化矽條 44之寬度之氮化矽間隔物34(第3C圖）之厚度所界定，而 非由微影術所界定之該寬度。 經濟部智慧財產局員工消費合作社印製 接著，參閱第2E’圖，多晶矽之薄膜60係化學氣相沈積 於第2E圖中所示之該結構的表面上。此處，該膜60之厚 度係超過窄溝渠48之一半寬度，亦即，超過10奈米之厚 度，應注意的是，所沈積之多晶矽之薄膜60係在該較寬溝 渠5 0之側壁之上。 接著，參閱第2E”圖，光阻層61係顯示於第2E’圖中所 示結構之表面上。應注意的是，一部分之光阻層61充塡 該多晶矽膜60塗覆之較寬溝渠50;接著，利用定時蝕刻 (以及已知之光阻層6】（第2 ”圖）厚度）直到光阻之高度係 在矽本體14之表面處而產生第2E”’圖中所示之結構而同 -9- 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） 457 69 4 A7 B7 五、發明說明（J ) 方向性地蝕刻回該光阻層6 K直到其僅充塡該較寬之溝 渠50。 接著，參閱第2E””圖，部分之多晶矽膜60係利用反應 性離子蝕刻法（R I E )蝕刻，直到此膜6 0係在該矽本體1 4 之表面處，如第2E””圖中所示；該光阻層61之殘餘部分 (第2E””圖）則蝕刻掉而藉此產生第2E圖中所示之結構。 接著，如第2 F圖中所示，所沈積之多晶矽膜6 0係以殘 餘充塡有所沈積之多晶矽6 0之窄溝渠4 8而異方向性地 蝕刻回。應注意的是，所沈積之多晶矽的薄膜6 0仍保持 於較寬溝渠5 0之側壁之上。 接著，參閱第2G圖，使用第二異方向性矽蝕刻來去除任 何殘餘之多晶矽60以加深該配對之窄溝渠48於該半導 體本體1 4之中。應注意的是，較寬溝槽50係蝕刻爲比該 配對之相當窄之溝槽48之深度更大的深度，因爲該較寬 溝渠5 0具有比該等窄溝渠4 8更少的多晶矽6 0。所產生 之結構係顯示於第2G圖之中。 接著，參閱第2H圖，熱成長至厚度約30至100埃（A)之 二氧化矽之閘極氧化物層5 2係形成於該加深配對之窄溝渠 4 8及較寬溝渠5 0二者之側壁及底部之上而以此閘極氧 化物層52來沿著此配對之加深溝槽48與較寬溝槽50之 壁。接著，例如摻雜之多晶或非晶矽之導電性材料係沈積 於該閘極氧化物層5 2之上而提供此導電性材料5 4於沿 著配對之窄溝槽48及較寬溝槽50之閘極氧化物50之 中。此處，該導電性材料5 4係多晶矽且有時候在本文中 -10- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝 訂： 經濟部智慧財產局員工消費合作社印Μ A7 A7 B7 ΑΒ133Λ_ 五、發明說明（9 ) 稱爲多晶矽1 ( POLY 1 )。如第2H圖中所示，蝕刻回該所沈 積之導電性材料54。此處，二氧化矽之電介質層57係沈 積於該結構之上且利用習知技術予以平面化，以產生第2H 圖中所示之結構。 接著，利用選擇性蝕刻，此處例如熱磷酸來去除第一氮 化矽層20之殘餘部分，藉此暴露矽基板14之下方部分， 所產生之結構係顯示於第21圖之中，應注意的是有三個 POLY 1之地區；地區 54a係溝槽 50 (第 2G圖），地區 54bl，54b2係在窄溝槽48之中。 參閱第2J圖，利用二氧化矽層57作爲遮罩，選擇異方 向性地蝕刻所暴露之單晶矽半導體本體1 4而形成配對之 水平分開的凹處63於此本體14中，該等凹處63具有底 部部分63於半導體本體14中，深度比配對之窄溝槽之深 度深而比相當寬之溝槽50之深度小。覆蓋有二氧化矽層 57之部分該半導體本體14保持提供部分56之半導體本 體（第2E及2J圖）於該配對之沿著窄溝槽48與較寬溝槽 50之配對閘極氧化物層52之間及維持該配對之活化區 於地區56之中以用於配對之電晶體。 現參閱第2K圖，此處具有20奈米厚度之二氧化矽層64 係共形地沈積於第2]圖中所示之結構，使所產生之結構 接受選擇性異方向軸刻以去除該二氧化砂層6 4之水平部 分而留下部分之二氧化矽層6 4於該等凹處6 3之側壁部 分之上而覆蓋該等側壁部分，如第2K圖中所示。 接著，使第2K圖中所示結構接受矽選擇異方向蝕刻以 -11 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --- ----- 裝！！ —訂.·，！ ---- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 457 6 9 4 a? _B7五、發明說明（⑺） 經濟部智慧財產局員工消費合作社印製 5 較 槽於 溝低 寬在 較偽 於65 大部 至底 度之 m 3 0 6 之處 63凹處 處等度 凹該深 等P之 卽 6 該 y 6 伸J部 延度底 第 於 示 顯 奪 結 之 生 産 深之 的 5 度槽 深溝 之寬 中 之 圖 注 應 層 於 是成 的形 。 意.傷間 壁 側 的 3 6 處 凹 之 伸 延 度 深 之 4 體 本 體 導 半 之 5 6 部 底 3 6 處 凹 之 伸 延 度 深 與 末 端 之 作分 著製部 接及的 以上 第 閱 參 案應 圖 0 圖 上6ί 構壁 結側 該之 於63 70處 層凹 物伸 隔延 間之 矽對 化配 氮該 積在 沈其是 ’下的 留意 以注 分 部 殘及 之以 物 隔 間 矽 化 氮 的 餘 體 本 體 導 上半 之該 4 6 於 層成 矽形 化係 氣70 二 層 成物 形隔 傜間 層矽 化 氪 餘 殘 之 分 部 他 其 處 凹 伸 延 度 深 之 間凹 矽之 化成 氮形 在所 間 部 底 上之 之63 68處 壁凹 側伸 14延 體度 本深 體與 導末 半端 矽之 Ϊ 4 Ο ΘΒ 6 ^~. 單層壁 之物側 63隔處 第説 使是 _就 箸也 接,t 刻 <請先閱讀背面之注意事項再填寫本頁) 裝 即 亦 蝕 性 向 方 同 性 擇 選 矽 於 觸 接 構 結 示 所 中 _ 處 凹 等 該 於 觸 接 刻 蝕 性 向 方 同 使 棲 3a3 本 體 4- 1 導 體半 本分 體部 導之 半方 分下 g ί 部 5 之槽 上溝 65寬 部 底 之 較 該 除 去 會 刻 蝕 性 向 方 同 該 溝 窄 之 對 配 在 及 以 分 部 的 區 化 舌 *V1 之 分體 部晶 方電 下供 之提 4 \|; 1 S 體:( 本下 體留 導中 4 半 1 之體 方本 下體 48導 槽半 之 刻 蝕 未 在 此 藉 方 4* 1 上 瞜 β 骨 Ό3 4 本 1 體 體 導本 半體 中 7 之度 圖高 及 以 分 部 導 半 之 方 下 8 4 槽 溝 窄 對 配 該 在 第 於 示 顯 係 構 結 之 生 産 至之 14置 體配 本所 體方 導下 半57 該層 刻矽 蝕化 會氣 刻二 蝕該 該傺 是74 的度 意高 注’ 應 即 亦 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 4 5 7 6 9 4 a7 _____B7_ 五、發明說明（d ) 部分矽本體14之底部表面）。在該方法之此點處之結構 的另一視圖係顯示於第3N圖之中且係一取相類似於第3A 至3 D圖中所使用之橫剖面。應注意的是，空隙 75係形 成於該矽本體14中。 接著，參閱第20圖，單晶矽本體14之暴露部分係熱氧 化形成電介質（亦即，熱成長之二氧化矽）層8 0於未蝕刻 之半導體本體14之底部上。應注意的是，此未蝕刻之半 導體本體14之側邊部分82係由先前形成於該等凹處63 之側壁上的部分氮化矽間隔物層70而分離於該半導體本 體1 4中所形成之凹處63。該等氮化矽間隔物層70係以 選擇性蝕刻予以去除》而暴露未蝕刻之半導體本體1 4之 側邊部分82,如第2P圖中所示。 接著，如第2P圖中所示，主材料84,即，未摻雜之多晶 矽僳沈稹在第20圖中所示之結構上，該材料84係蝕刻 回而保持充塡該等凹處63,如第2P圖中所示。應注意的 是，部分之主材料84係與未蝕刻之半導體本體1 4之側邊 部分82接觸。同時應注意的是，該主材料之左邊及右邊 部分，亦即，84L , 84R分別地藉電介質80予以電介質地分 離。如將描述者，配對之CMOS場效電晶體（FETs )之π通 道者將形成於左邊活化區56之中（第20圖），即，在第2P 圖中所指示56η，以及配對之CMOS場效電晶體（FETs )之p 通道者將形成於右邊活化區56之中（第20圖），即，在第 2P圖中所指示之56ρ。 所以，接著，第一源極/汲極光罩8 8沈積於第2P圖中所 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 4 5 7 6 9 4 A7 B7 五、發明說明（‘>) (請先閱讀背面之注意事項再填寫本頁> 示之結構上且製作圖案以提供窗89於該主材料84之左 邊部分之上，該結構係暴露於例如砷或磷離子之η型摻雜 物之離子布植，該等離子係布植進入主材料84之左邊部 分8 4L到該側邊部分8 2處之深度，此深度係由點線90所 示，所布植之離子係由數字9]所指示，去除遮罩88且以 遮罩9 0予以取代（第Ρ”圖）。該結構係暴露於例如硼離 子之Ρ型摻雜物之離子布植，該等離子係布植進入主材料 S 4之右邊部分8 4 R到該側邊部分8 2處之深度，此深度係 由點線90所示，所布植之離子係由數字93所指示，去除 遮罩90。該結構係加熱於高溫處以激活„型及ρ型離子 且擴散或驅動它們自主材料，穿過未蝕刻之半導體本體之 側邊部分（亦即，埋入式接點區）而進入毗鄰，下方部分之 該未蝕刻之半導體本體內，如第2Q圖所示，及穿過該多晶 矽主材料84到該矽本體14之上方表面，因而，Ν型導電 及Ρ型導電區Ν及Ρ分別地形成於活化區56 η, 5 6ρ之底 部區之處，以及該未摻雜之多晶矽8 4現在係摻雜之多晶 矽則爲該布植及加熱步驟之結果。此現在摻雜之多晶矽 在本文中有時候稱爲多晶矽2(P〇LY 2). 經濟部智慧財產局員工消費合作社印製 接著，參閱第2R圖，二氧化矽之層94係共形地沈積於 該結構之上，及蝕刻回或化學機械拋光地去除其上方部分 以提供第2R圖中所示之結構。應注意的是，該等凹處暴 露該等氮化砂條44上方部分。 使氮化矽條44之暴露部分接觸於例如熱磷酸之蝕刻， 以選擇性地去除該等條44及暴露該半導體本體14之活 -14- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 457 69 4 a? --------Β7 五、發明說明（G) 化區56n，56p之表面部分。薄膜96L，96R之主材料，即， 摻雜之多晶矽共形地沈積於所產生之結構上且接著蝕刻 回，如第2S圖中所示。所以膜96L，96R之主材料會充塡 先前由氮化矽條4 4所占有之空間，應注意的是，其他導電 性材料可使用來取代摻雜之多晶膜96L，96R。使用光罩（未 顯示）來布植活化區5 6 η上之暴露的n通道電晶體多晶矽 材料96L有砷或磷。以此光罩來布植硼或其他ρ型摻雜 物於活化區56η之內到一由虛線95所示之深度；去除該 光罩（未顯示）且取代以一布植硼於活化區56ρ上之暴露 之Ρ通道電晶體多晶矽材料96R的光罩（未顯示），以此光 罩來佈植硼或其他ρ型摻雜物於活化區56ρ之上暴露之 Ρ通道電晶體多晶矽材料96R;以此光罩來布植磷，砷或其 他η型摻雜物於活化區56ρ內到一由虛線95所示之深度， 去除該光罩（未顯示）。加熱該結構使得多晶矽材料9 6 L 中之η型摻雜物及多晶矽材料96R中之ρ型摻雜物驅動 進入η通道電晶體之源極/汲極區97L之內，且驅動多晶 砂材料97R中之η型摻雜物進入ρ通道電晶體之源極/汲 極區97R之內。因而，第2S圖顯示配對之電氣隔離之雙 閘極之直立式CMOS電晶體。 現參閱第4圖，同步隨機存取記憶體（SRAM)單元係顯示 具有電晶體T,及T6之設置，即，電晶體T2及T5係建構爲 第2S圖中所示之一此種配對之電晶體，電晶體Τ3及Τό則 建構爲第2S圖中所示之另一配材之電晶體，電晶體^係 第2S圖中配對電晶體之一，並未顯示於第4圖之中的該 -15- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I I ! ί 裝 -------|.|訂—-^—----r (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 457694 五、發明說明（Μ ) 配對之另一係使用於鄰近之單元中；電晶體T,係第2S圖 中配對電晶體之一，並未顯示於第4圖中之該配對之另一 係使用於另一鄰近之單元中。此處，電晶體T2及T3係η 通道MOSFET,以及電晶體Τ6係ρ通道MOSFET, 電壓源Vss係藉金屬1(METAL,1J電氣導體分別地連接於電 晶體T5，T6之源極5S,6S,位元線（BL)係藉金屬1(METAL 1) 電氣導體連接於電晶體T :之汲極1 D，位元線（B 1 )則藉金 屬1 (METAL 1)電氣導體連接於電晶體了4之汲極4D。電壓 源VDD係藉金屬2( METAL 2)電氣導體分別地連接於電晶體 丁2及T3之汲極2D及3D，字元線（WL)係藉金屬2(METAL2) 電氣導體連接於閘極1G，4G;電晶體T3之源極3S，電晶體 Τ4之源極4S,電晶體Τ6之汲極6D，電晶體Τ2之閘極2G， 及電晶體Τ5之閘極5G係一起由互連丨（INTERCONNECT 1)連 接；電晶體T3之閘極3G,電晶體T6之閛極6G，電晶體丁2 之源極2S，電晶體Τ5之汲極5D，及電晶體Τ,之源極1S則 —起由互連（INTERCONNECT 2汗以連接°

現參閱第5A圖，顯示第3圖之SRAM單元的布局，此布 局顯示電晶體T,至T6的汲極，源極及閘極，尤其應注意的 是，多晶矽l(P〇LY D區54分別地提供電晶體Τ,至Τ6的 閘極1G至5G;應注意的是多晶矽l(p〇LY l>區5 4a,54bl 及54b2係電氣連接一起以用於各個該等電晶體了,至T6， 所以各個該等電晶體Τ,到Τ6具有由地區5 4 a及5 4 b 1或 5 4 b2所提供之配對的閘極電極，各個閘極係在電晶體之 閘極通道區之相反側。用於電晶體T2及T3之源極區2S •16- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -- - ------ -- V» I * I - - II - ---— I— (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 457694 五、發明說明（<) 及3S顯示爲黑色條；同樣地，電晶體及Τδ之 汲極區係分別地顯示爲黑色條。該等源極區1S，4S，5S，6S 係由摻雜之多晶矽2 ( POLY 2)區84所提供。同樣地，電晶 體T2及T3之汲極區2D及3D分別地由摻雜之多晶砂 2 ( POLY 2)區84所提供。 現亦參閱第5B圖，在以結合第2圖及第5圖中所示之 上述方式形成電晶體T1至T6之後，接點C!係配置以完成 電氣連接於提供3G;6G之地區54中及多晶矽l(P〇LY 材料（第5A圖）及連接於提供IS之地區84中（第5A圖）。 同時，接點（：2係配置以完成電氣連接於提供2G，5G之地 區54中（第5A圖）及連接於提供4S之地區84中（第5A 圖）。同時參閱第5D圖，該第5D圖顯示橫過該等接點（：，，(：2 之一的橫剖面，此處，橫過完成電氣接觸於提供3G及6G 之多晶矽1 (POLY 1)區54之接點C,。 該等C,及C2係利用微影術形成以提供開口於遮罩（未 顯示）中用於形成底部矽化物襯墊（未顯示）。在利用任一 適合之蝕刻形成接點C, , C2之開口後，形成電介質於遮罩 (未顯示）下方，去除遮罩，10至100微米厚之摻雜多晶矽 之層（未顯示）係沈積於該結構上方且穿過該電介質中之 開口。接著，5至30微米厚之鈦層（未顯示）沈積於摻雜 之多晶矽之上，利用化學機械抛光法（CMP)來去除多晶矽/ 欽，除了在砂化物上之該等部分之外。退火多晶砂/鈦以 產生ΤΜί2接點（：，及c2。 接著，兩互連，亦即，互連1及互連2形成於第4B圖中 -17- 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） --— — — — — — —--- I --------^Γ11- - ----韓 (請先閱讀背面之注項再填寫本頁> 4 5 7 6 9 4 Α7 Β7 ^— 五、發明說明（，b ) f請先閱讀背面之注意事項再填寫本頁} 所示之圖案中而分別地與接點C|及c2電氣接觸。如上述 給合於第4圖，互連]電氣地互連3S,4S,6D，2C5及5G而 互連2則電氣地互連36,60,23,50>及]5，該等互連]及 2係利用微影術來製作導電性材料之沈積層圖案以使用 於提供互連1及2°同時，參閱第4C,4D及4E圖，首先注 意的是，使用於電晶體I及τβ中之多晶矽1 ( p〇LY 1材料 係電氣連接的。穿過電晶體U6，了5及T2之橫剖面係顯 示於第4Β圖之中。 在製作互連1及2之圖案後，二氧化矽層1〇〇 (第5S圖） 係沈積於互連1及2之上，該層Η)〇係利用CMP予以平面 化。二氧化矽之第二層]02係沈積於平面層1〇〇之上，利 用微影術，藉首先形成Ti/TiM(鈦/氧化鈦）之襯墊1CM及 接著提供鎢層1 06於該襯墊1〇4之上而作成金屬1 (MITAL 1) 接點。接著，沈積，微影地製作圖案及退火導電層以形成 金屬 1 ( METAL 1)· 經濟部智慧財產局負工消費合作社印製 所以，第一金屬，亦即，金屬]係形成於第4 F圖中所示 之圖案中。如上述，結合於第4圖，金屬1 (MEATL 1)電氣 地互連：位元線（BL )到1 D ;位元線（B1 )到4D ;以及Vss到5 S 及6S二者。如圖示，該金屬1 (METAL 1)分別地使用來提 供字元線（WORD LINE)及VDD接點，WLCOMTACT(字元線接 點），VDDCONTACT(VDE)接點）。如結合第4圓所述，WLC0N-TACTS係到閘極區1G及4G，VDDC0NTACTS則到汲極區2D 及3D ° 接著，第二金屬，亦即，METAL 2)(系形成於第5G圖所示之 -18- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公愛） 經濟部智慧財產局員工消費合作社印製 5?694 1、發明說明（17 ) 圖案中，更特別地，二氧化矽層1 10係沈積於金屬 1 ( METAL 1)之上，該層〗〗0係利用CMP平面化，層丨】2係沈 稹於層1 1 0之平面化表面。微影術係使用來形成通孔於 層110, 11 2之中，其中電氣接點將製作於金屬](METAL 1). 視SMAR所需。如上述，結合於第4圖，金屬2(METAL2)電 氣地互連：VDD到2D及3 D ;以及字元線（WL )到I G及4(3二 者。在微影製程中，形成通孔及去除遮罩（未顯示）之後， 沈積Ti/TiN層Π4且接著沈積鎢層丨16，CMP係使用使鎢 層116平面化。提供金屬2 (METAL 2)之導電材料係沈積 於該結構之上，該導電性材料係微影地製作圖案爲金屬 2 (METAL 2.似提供第5G圖中所示之連接。 現參閱第6圖，係顯示第4圖中所示之複數單元陣列， 此處係6單元之列及行之陣列.即，單元],1，單元],2，單 元1,3,單元2, 1,單元2, 2,及單元3,1,各個該等單元係 一致於上述結合於第4及5A到5G圖中之單元。 因此，應注意的是，第6圖中所示之S R A Μ陣列含有以列 及行設置之複數的SRAM單元，各個該等單元具有連接於 字元線接點之字元線，該字元線接點係共用於該等單元之 4個接近之單元。進一步地，各個該等單元具有複數之電 氣互連之M0S電晶體T4至T6，該等電晶體係設置以提供 第4圖中所示之SRAM電路。各個該等單元具有VDD接點 及VSS接點，該等接點之一係中心地配置於各個該等單元 之內而該等接點之另一則共用於該等單元之4個接近之 單元。進一步地，各個該等單元具有該等接點之共用接點 -19- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----I------- · I I!訂；ιί、ιι_--έ/'"' (請先閱讀背面之注意事項再填寫本頁) 457694 A7 B7 五、發明說明) 及配置在該單元之周邊，轉角地區處之字元線接點。各個 該等單元VDD接點及VSS接點之一共用於配對之電晶體。 其他實施例係涵蓋於附錄申請專利範圍之精神及範疇 之內。 符號之說明 10…淺溝渠隔離（STI)電介質區 1 2…活化區 14.. .矽本體 2 0...第一氮化矽層 21 ...複合光罩 22.. .第二氮化矽層 2 4 ...二氧化矽層 2 6...光阻層 28 ...窗 30…側壁 3 2 ...多晶矽層 3 4 ...氣化砂層 3 5...裂隙 3 7...距離 40.. .第一氮化砂層之暴露表面部分 42.. .矽基板之下方表面部分 4 4…氮化石夕條 4 8...窄溝槽 50.. .寬溝槽 -20- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------_^i_ {請先閲讀背面之注意事項再填窝本I> -6 丨'r 經濟部智慧財產局員工湞費合作社印製 457694五、發明說明) 經濟部智慧財產局員工消費合作社印製 澧 本 體 導層 半砂 之化 壁壁分氧 側側部 二 膜 砂層 晶阻 多光 層 矽 化 氧處 二凹 壁 側 分 物部 隔方 間上 矽之 化體 氮本 之體 留導 殘半 分 Β- 咅 邊 側 之 體 本 導 半 之 刻料 度蝕材 高未主 窗 罩 遮 子子 離 離 之之 植植 布布 度 深 膜 矽 晶 多 之 雜 摻 R 6 層 矽 化 氧 二 層 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） — — — I I I I I I I I. I Γ I {請先閱讀背面之注意事項再填寫本頁> 訂-·

Claims (1)

1. ARCD 457694 六、申請專利範圍 種靜態隨機存取記憶體（SRAM)單元，包含： 半導體本體； 複數電氣互連之配對的雙閘極互補金屬氧化物半導 體（CMOS )電晶體，垂直地延伸於該半導體本體之內。 2 . ~種靜態隨機存取記憶體（SRAM)單元，包含： 半導體本體； 複數電氣互連之配對的雙閘極互補金屬氧化物半導 體（CMOS)電晶體，各個該等電晶體具有源極，汲極及其 閘極通道，垂直地延伸於該半導體本體之內。 3 . —種靜態隨機存取記憶體（s R A Μ )陣列，包含： 複數之SRAM單元，以列及行設置，各個該等單元具有 字元線（W0RDLINE),連接於字元線接點（W0RDLINE CONTACT),該字元線接點係共用於該等單元之4個接近 之單元。 4 ·—種靜態隨機存取記憶體（SRAM )陣列，包含： 複數之SRAM單元，以列及行設置，各個該等單元具有 設置來提供SRAM電路之複數電氣互連的金屬氧化物半 導體（M0S)電晶體，各個該等單元具有VDD接點（VDD CONTACT)及 VSS接點（VSS CONTACT),該等接點之一係 中心地配置於各個該等單元之內而該等接點之另一則 共用於該等單元之4個接近之單元。 5 .如申請專利範圍第4項之靜態隨機存取記憶體（SR A Μ ) 陣列，其中各個該等單元具有連接於字元線接點 (WORDLINE CONTACT)之字元線（W0RDLINE)，該字元線接 -22- 本紙張尺度遶用中國國家標準（CNS)A4規格（21CU297公釐） ------------裝i·——.——.訂——：----線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印5农 457694 g D8 六、申請專利範圍 點係係共用於該等單元之4個接近之單元。 (請先閱讀背面之注意事項再填寫本頁) 6 如申請專利範圍第5項之靜態隨機存取記憶體（sR AM } 陣列，其中各個該等單元具有該等接點之共用接點及配 置於該單元之周邊，轉角地區處之字元線接點》 7 . —種靜態隨機存取記憶體（SRAM )陣列，包含： 複數之SRAM單元，以列及行設置，各個該等單元具有 設置來提供SRAM電路之複數電氣互連的金屬氧化物半 導體（MOS)電晶體，各個該等單元具有VDD接點（VDD CONTACT)及VSS接點（VSS CONTACT)，該等接點之一共 用於配對之該等電晶體。 8 ·如申請專利範圍第7項之靜態隨機存取記憶體（SRAM ) 陣列，其中共用於該配對之電晶體的該等接點之一係中 心地配置於該單元之內。 9 .—種靜態隨機存取記憶體（SRAM )單元，包含： 複數電氣互連之金屬氧化物半導體（M0S)電晶體，該 等電晶體包含： 經濟部智慧財產局員工消費合作社印製 (1 )閘極通道區，配置於源極區與汲極區之間，該等區 係配置於該本體之中且垂直地延伸於該本體之表面下 方； (ii)配對之電介質層，其各配置於該閘極通道區之配 對之相對表面部分之相對應者之上；以及 (i i i )配對之閘極電極，其各個係配置於該配對之電 介質層之相對應考之上。 ]〇 . —種靜態隨機存取記憶體（SRAM)單元，包含 -23 - 本紙張尺度適用中國國家標準（CNS)A.l規格（210 X 297公釐） A8 457694 | 六、申請專利範圍 複數電氣互連之金屬氧化物半導體（MOS )電晶體配 對，各配對具有： (a )閘極通道區，配置於源極區與汲極區之間，該等 區係藉垂直延伸於該本體表面下方之共用區所水平 地分離·， (b) 複數之電介質層，其各配置於該配對之閘極通道 區之各個的相對表面部分之上；以及 (c) 複數之閘極電極導電區，其第一者係配置於複數 電介質層之相對應者之上。 1 1 .如申請專利範圍第1 0項之靜態隨機存取記憶體（SRAM ) 單元，其中該複數閘極導體區之一係配置於該共用區 之中及提供一共用閛極導體區以用於該配對之電晶 體。 12. —種靜態隨機存取記憶體（SRAM)單元，包含： 複數電氣互連之金屬氧化物半導體（MOS )電晶體配 對，各配對具有： 經濟部智慧財產局員工消費合作社印5^ (請先閱讀背面之注意事項再填寫本頁) 閘極通道區，配置於源極區與汲極區之間，該等區係 藉垂直延伸於該本體表面下方之共用區所水平地分 離的； 複數之電介質層，其各配置於該配對之閘極通道區 之各個的相對表面部分之上； 複數之閘極電極導電區，其第一者係配置於複數電 介質層之相對應.者之上；以及 絕緣層，水平延伸於該半導體本體之表面下方，使該 -24- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A8 B8 457694 B88 !_______ 六、申請專利範圍 絕緣層係配置於該配對電晶體之下方。 1 3 .如申請專利範圍第12項之靜態隨機存取記憶體（SRAM) 單元，其中該複數閘極導體區之—係配置於該共用區 之中及提供共用之閘極導體區供該配對之電晶體 用。 ]4.如申請專利範圍第12項之靜態隨機存取記憶體（SRAM) 單元，其中該配對之電晶體係互補金屬氧化物半導體 (CMOS )電晶體。 15.如申請專利範圍第13項之靜態隨機存取記憶體（SRAM) 單元，其中該配對之電晶體係互補金屬氧化物半導體 (CMOS)電晶體 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 5 2 本紙張尺度適用中國國家標準（CNS)A4規格（21〇χ297公爱）