KR100712990B1 - 포토레지스트 잔류물 발생이 억제되는 반도체소자의제조방법 - Google Patents

포토레지스트 잔류물 발생이 억제되는 반도체소자의제조방법 Download PDF

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Abstract

본 발명의 포토레지스트 잔류물 발생이 억제되는 반도체소자의 제조방법은, 셀영역 및 주변회로영역을 갖는 반도체기판 위에 게이트절연막 및 게이트스택을 형성하는 단계와, 게이트절연막 및 게이트스택 위에 절연성 스페이서막을 형성하는 단계와, 게이트스택 사이에 포토레지스트막이 채워지지 않는 빈 공간이 형성되도록 일정값 이상의 점성계수를 갖는 포토레지스트막을 절연성 스페이서막 위에 형성하는 단계와, 그리고 셀영역의 절연성 스페이서막이 노출되도록 포토레지스트막을 제거하는 단계를 포함한다.
포토레지스트 잔류물, 스컴(scum), 점성계수, I-라인 포토레지스트

Description

포토레지스트 잔류물 발생이 억제되는 반도체소자의 제조방법{Method of manufacturing semiconductor device for depressing photoresist residue}
도 1은 종래의 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도이다.
도 2 내지 도 4는 종래의 반도체소자의 제조방법에서의 문제점들을 설명하기 위하여 나타내 보인 단면도들이다.
도 5는 종래의 반도체소자의 제조방법에서의 하드 베이크 전 및 후의 포토레지스트막패턴을 나타내 보인 레이아웃도이다.
도 6 내지 도 8은 본 발명에 따른 포토레지스트 잔류물 발생이 억제되는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 9a는 종래의 반도체소자의 제조방법에 의해 만들어진 웨이퍼상의 불량을 나타내 보인 도면이다.
도 9b는 본 발명에 따른 반도체소자의 제조방법에 의해 만들어진 웨이퍼상의 불량을 나타내 보인 도면이다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 포토레지스트 잔류물 발생이 억제되는 반도체소자의 제조방법에 관한 것이다.
현재 반도체소자를 제조하는데 있어서, 특히 웨이퍼상에 여러 형태의 패턴을 형성하기 위해서는 포토레지스트를 이용한 노광 및 현상을 이용하는 포토리소그라피(photolithography) 방법이 주로 사용되고 있다. 그런데 포토리소그라피 방법을 이용하여 원하는 프로파일의 패턴을 형성하기 위해서는, 웨이퍼의 일부를 노출시키는 개구부를 형성하는데 있어서 포토레지스트의 잔류물이 남지 않도록 하여야 한다. 그러나 소자의 집적도가 증가함에 따라 패턴과 패턴 사이의 거리가 점점 짧아지고, 이에 따라 패턴과 패턴 사이에 포토레지스트의 잔류물이 남는 경우가 발생한다. 이와 같은 잔류물은 공정불량을 야기하는 주요 원인으로 작용하기도 한다.
도 1은 종래의 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도이다. 그리고 도 2 내지 도 4는 종래의 반도체소자의 제조방법에서의 문제점들을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 셀영역 및 주변회로영역을 갖는 반도체기판(100) 위에 게이트절연막(110)을 형성한다. 그리고 통상의 적층공정 및 식각공정을 수행하여 게이트스택(120)을 형성한다. 게이트스택(120)은 게이트도전막패턴(121), 금속실리사이드막패턴(122) 및 하드마스크막패턴(123)이 순차적으로 적층되는 구조를 갖는다. 다음에 버퍼산화막(130), 스페이서 질화막(141) 및 스페이서 산화막(142) 을 순차적으로 적층한다. 다음에 셀영역을 개방하는 개구부(opening)(151)를 갖는 포토레지스트막패턴(150)을 형성한다. 다음에 이 포토레지스트막패턴(150)을 식각마스크로 한 식각공정을 수행하여 셀영역에서 노출되는 스페이서 산화막(142)을 제거하여 스페이서 질화막(141)을 노출시킨 후에, 추가적으로 스페이서 질화막(141)을 대략 300Å의 두께만큼 더 형성하여, 셀영역에서 게이트스택과 비트라인의 자기정렬컨택(SAC; Self Align Contact) 단락이나 워드라인과 커패시터 사이의 자기정렬컨택 단락이 억제되도록 한다.
그런데, 이와 같이 셀영역에서 스페이서 산화막(142)을 제거하는 셀 산화막 제거(COR; Cell Oxide Remove) 공정을 정상적으로 수행하기 위해서는 포토레지스트막패턴(150)의 미스얼라인이 최소화되어야 한다. 그러나 포토리소그라피 장비에 따라 대략 50-200㎚의 미스얼라인이 나타나므로, 도 2에 도시된 바와 같이, 포토레지스트막패턴(150)이 셀 영역쪽으로 "a" 만큼 미스얼라인될 수 있다.
이와 같이 포토레지스트막패턴(150)이 미스얼라인되면, 도 3에 나타낸 바와 같이, 통상적으로 수행되는 하드-베이크(hard bake)에 의해 포토레지스트막패턴(150)이 셀영역 바깥쪽으로 밀려난 후에, 셀영역 가장자리의 게이트스택(120) 사이에는 라인 형태의 포토레지스트 잔류물(152)이 생길 수 있다. 또한 소자의 집적도 증가에 따라 게이트스택(120) 사이에는 포토레지스트 스컴(scum)(153)이 생길 수 있다. 이와 같은 스컴(153)과 라인 형태의 포토레지스트 잔류물(152)은, 도 4에 나타낸 바와 같이, 후속의 스페이서 산화막(142)의 제거시에 부유되어, 표면에 재흡착하게 된다. 이와 같이 부유 및 재흡착된 포토레지스트 잔류물(152)은, 도면에서 화살표로 나타낸 바와 같은 후속 이온주입시에 원하지 않는 장벽(barrier)으로 작용하여 트랜지스터 특성 저하의 원인이 되며, 또한 후속 랜딩플러그 형성을 위한 식각시 미개방(not open)과 같은 공정불량을 야기한다.
도 5는 종래의 반도체소자의 제조방법에서의 하드 베이크 전 및 후의 포토레지스트막패턴을 나타내 보인 레이아웃도이다.
도 5에 나타낸 바와 같이, 하드 베이크 전의 포토레지스트막패턴(150)은, 하드 베이크를 수행한 후에는 셀영역 바깥쪽으로 밀려나며, 따라서 도면에서 "b"로 나타낸 영역에 라인 형태의 포토레지스트 잔류물이 남게 된다.
본 발명이 이루고자 하는 기술적 과제는, 포토레지스트 스컴이나 라인 형태의 포토레지스트 잔류물이 발생되지 않도록 하여 공정중에 소자특성이 열화되거나 불량이 만들어지는 것을 억제할 수 있는 반도체소자의 제조방법에 관한 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 포토레지스트 잔류물 발생이 억제되는 반도체소자의 제조방법은, 셀영역 및 주변회로영역을 갖는 반도체기판 위에 게이트절연막 및 게이트스택을 형성하는 단계; 상기 게이트절연막 및 게이트스택 위에 절연성 스페이서막을 형성하는 단계; 상기 게이트스택 사이에 상기 포토레지스트막이 채워지지 않는 빈 공간이 형성되도록 일정값 이상의 점성계수를 갖는 포토레지스트막을 상기 절연성 스페이서막 위에 형성하는 단계; 및 상기 셀영역의 절연성 스페이서막이 노출되도록 상기 포토레지스트막을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 포토레지스트막은 200cP 이상의 점성계수를 갖는 I-라인 포토레지스트막일 수 있다.
상기 포토레지스트막은 100 내지 200cP의 점성계수를 갖는 I-라인 포토레지스트막일 수도 있다.
본 발명에 있어서, 상기 셀영역에 형성된 포토레지스트막을 제거한 후에 하드 베이크를 수행하는 단계를 더 포함할 수 있다.
본 발명에 있어서, 상기 셀영역에 형성된 포토레지스트막을 제거한 후에 산소 플라즈마 처리를 수행하는 단계를 더 포함할 수 있다.
이 경우, 상기 산소 플라즈마 처리는 상기 포토레지스트막의 표면이 50 내지 300㎚ 제거되도록 수행하는 것이 바람직하다.
본 발명에 있어서, 상기 절연성 스페이서막은 버퍼절연막, 제1 절연성 스페이서막 및 제2 절연성 스페이서막의 적층구조로 형성되며, 상기 셀영역의 포토레지스트막을 제거한 후, 상기 제2 절연성 스페이서막을 더욱 제거하여 제1 절연성 스페이서막을 노출시키는 단계; 및 상기 노출된 제1 절연성 스페이서막 상부에 제1 절연성 스페이막을 일정두께만큼 추가로 형성하는 단계를 포함할 수 있다.
이 경우, 상기 버퍼절연막 및 제2 절연성 스페이서막은 산화막으로 형성하고, 상기 제1 및 제3 절연성 스페이서막은 질화막으로 형성할 수 있다.
그리고, 상기 제2 절연성 스페이서막으로서의 산화막을 제거하는 단계는, NH4F:HF가 500:1 내지 4:1의 조성을 갖는 BOE를 이용한 습식식각으로 수행할 수 있다.
여기서 상기 습식식각은 상기 제2 절연성 스페이서막 두께의 100 내지 300%의 과도식각이 되도록 하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 6 내지 도 8은 본 발명에 따른 포토레지스트 잔류물 발생이 억제되는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 6을 참조하면, 셀영역 및 주변회로영역을 갖는 반도체기판(200) 위에 게이트절연막(210)을 형성한다. 게이트절연막(210)은 산화막으로 형성한다. 그리고 통상의 적층공정 및 식각공정을 수행하여 게이트스택(220)을 형성한다. 즉 게이트절연막(210) 위에 게이트도전막, 금속실리사이드막 및 하드마스크막을 순차적으로 적층한다. 게이트도전막은 폴리실리콘막으로 형성하고, 금속실리사이드막은 텅스텐실리사이드막으로 형성하며, 그리고 하드마스크막은 질화막으로 형성한다. 다음에 소정의 마스크막패턴(미도시)을 이용한 패터닝을 수행하여, 게이트도전막패턴(221), 금속실리사이드막패턴(222) 및 하드마스크막패턴(223)이 순차적으로 적층 되는 게이트스택(220)을 형성한다. 다음에 게이트스택(220)이 형성된 반도체기판(200) 전면에 버퍼절연막으로서의 버퍼산화막(230), 제1 절연성 스페이서막으로서의 스페이서 질화막(241) 및 제2 절연성 스페이서막으로서의 스페이서 산화막(242)을 순차적으로 적층한다.
다음에 셀영역 및 주변회로 영역 전면에 포토레지스트막(250')을 형성한다. 여기서 상기 포토레지스트막(250')은 게이트스택(220) 사이에 포토레지스트막(250')이 채워지지 않는 빈 공간이 형성되도록 일정값 이상의 점성계수를 갖는 물질로 형성한다. 이를 위하여 포토레지스트막(250')은 대략 200cP(Centi-Poise) 이상의 점성계수를 갖는 365㎚ 파장의 I-라인 포토레지스트로 형성한다. 이와 같은 포토레지스트막(250')은 게이트스택(220) 사이의 공간을 채우지 않으며, 따라서 게이트스택(220) 사이에 남아 라인 형태의 포토레지스트 잔류물 역할을 하는 막 자체가 존재하지 않게 된다. 경우에 따라서 상기 포토레지스트막(250')의 점성계수는 다른 값을 가질 수도 있다. 즉 200cP 이상의 점성계수를 갖는 경우는 스페이서 산화막(242)의 CD(Critical Dimension)가 대략 50-100㎚일 때 적용되며, 스페이서 산화막(242)의 CD가 그 이하일 때는 대략 100-200cP의 점성계수를 갖는 I-라인 포토레지스트를 사용한다.
다음에 도 7을 참조하면, 통상의 노광 및 현상공정을 수행하여 셀영역을 개방하는 개구부(251)를 갖는 포토레지스트막패턴(250)을 형성한다. 그리고 하드-베이크를 수행한다. 하드-베이크를 수행하게 되면, 포토레지스트막패턴(250)은 셀영역 바깥쪽으로, 즉 주변회로영역쪽으로 일정간격 밀려나는데, 본 발명의 경우, 게 이트스택(220) 사이에 존재하는 포토레지스트막패턴(250)이 없으므로, 포토레지스트 잔류물이 발생하지 않는다. 경우에 따라서 노광공정을 패터닝이 용이한 DUV(Deep Ultra Violet)를 이용하여 수행하는 경우 하드 베이크는 생략될 수도 있다. 또한 하드 베이크 후에 포토레지스트 스컴을 제거하기 위하여 가벼운(lite) 산소(O2) 플라즈마 처리를 수행할 수 있다. 이 경우 가벼운 산소 플라즈마 처리는, 대략 50 내지 300㎚ 두께의 포토레지스트막패턴(250)이 제거될 정도로 수행한다.
다음에 도 8을 참조하면, 셀영역에서 노출된 스페이서 산화막(242)을 제거한다. 스페이서 산화막(242)의 제거는, NH4F:HF가 500:1 내지 4:1의 조성을 갖는 BOE를 이용한 습식식각을 사용하여 수행한다. 이때 스페이서 산화막(242) 두께의 100 내지 300%의 과도식각이 되도록 한다. 이와 같이 스페이서 산화막(242)이 제거되면, 셀영역에는 스페이서 절연막(241)이 노출되는 반면에, 주변회로영역에서는 여전히 스페이서 산화막(242)이 남는다.
다음에 도면에는 나타내지 않았지만, 셀영역에서 노출되는 스페이서 절연막(241) 위에 스페이서 절연막(241)을 대략 300Å 두께만큼 추가적으로 형성하여, 셀영역에서 게이트스택과 비트라인의 자기정렬컨택(SAC; Self Align Contact) 단락이나 워드라인과 커패시터 사이의 자기정렬컨택 단락이 억제되도록 한다. 경우에 따라서는 스페이서 절연막(241)의 추가적인 적층 대신에 질화막과 유사한 다른 절연막을 형성할 수도 있다.
도 9a는 종래의 반도체소자의 제조방법에 의해 만들어진 웨이퍼상의 불량을 나타내 보인 도면이다. 그리고 도 9b는 본 발명에 따른 반도체소자의 제조방법에 의해 만들어진 웨이퍼상의 불량을 나타내 보인 도면이다. 도 9a 및 도 9b에서 웨이퍼상의 불량은 검은 다트(dot)로 나타내었다.
도 9a 및 도 9b에 나타낸 바와 같이, 종래의 반도체소자의 제조방법에 의해 만들어진 웨이퍼의 경우, 본 발명에 따른 반도체소자의 제조방법에 의해 만들어진 웨이퍼에 비하여 상대적으로 많은 불량이 존재한다는 것을 알 수 있으며, 이와 같은 다수의 불량 원인은 포토레지스트 스컴이나 라인 형태의 포토레지스트 잔류물이다.
지금까지 설명한 바와 같이, 본 발명에 따른 포토레지스트 잔류물 발생이 억제되는 반도체소자의 제조방법에 의하면, 포토레지스트막을 일정 크기의 점성계수를 갖는 I-라인 포토레지스트로 형성하여, 게이트스택 사이에 포토레지스트막이 채워지지 않도록 함으로써, 셀 산화막 제거(COR) 공정을 수행하는 과정에서 라인 형태의 포토레지스트 잔류물이 발생되지 않도록 할 수 있으며, 이로 인하여 종래에 라인 형태의 포토레지스트 잔류물에 의한 소자특성 저하나 불량 야기와 같은 문제점이 발생되지 않도록 할 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (10)

  1. 셀영역 및 주변회로영역을 갖는 반도체기판 위에 게이트절연막 및 게이트스택을 형성하는 단계;
    상기 게이트절연막 및 게이트스택 위에 절연성 스페이서막을 형성하는 단계;
    상기 게이트스택 사이에 상기 포토레지스트막이 채워지지 않는 빈 공간이 형성되도록 일정값 이상의 점성계수를 갖는 포토레지스트막을 상기 절연성 스페이서막 위에 형성하는 단계; 및
    상기 셀영역의 절연성 스페이서막이 노출되도록 상기 포토레지스트막을 제거하는 단계를 포함하는 것을 특징으로 하는 포토레지스트 잔류물 발생이 억제되는 반도체소자의 제조방법.
  2. 제1항에 있어서,
    상기 포토레지스트막은 200cP 이상의 점성계수를 갖는 I-라인 포토레지스트막인 것을 특징으로 하는 포토레지스트 잔류물 발생이 억제되는 반도체소자의 제조방법.
  3. 제1항에 있어서,
    상기 포토레지스트막은 100 내지 200cP의 점성계수를 갖는 I-라인 포토레지스트막인 것을 특징으로 하는 포토레지스트 잔류물 발생이 억제되는 반도체소자의 제조방법.
  4. 제1항에 있어서,
    상기 셀영역에 형성된 포토레지스트막을 제거한 후에 하드 베이크를 수행하는 단계를 더 포함하는 것을 특징으로 하는 포토레지스트 잔류물 발생이 억제되는 반도체소자의 제조방법.
  5. 제1항에 있어서,
    상기 셀영역에 형성된 포토레지스트막을 제거한 후에 산소 플라즈마 처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 포토레지스트 잔류물 발생이 억제되는 반도체소자의 제조방법.
  6. 제5항에 있어서,
    상기 산소 플라즈마 처리는 상기 포토레지스트막의 표면이 50 내지 300㎚ 제거되도록 수행하는 것을 특징으로 하는 포토레지스트 잔류물 발생이 억제되는 반도체소자의 제조방법.
  7. 제1항에 있어서,
    상기 절연성 스페이서막은 버퍼절연막, 제1 절연성 스페이서막 및 제2 절연성 스페이서막의 적층구조로 형성되며,
    상기 셀영역의 포토레지스트막을 제거한 후, 상기 제2 절연성 스페이서막을 더욱 제거하여 제1 절연성 스페이서막을 노출시키는 단계;
    상기 노출된 제1 절연성 스페이서막 상부에 제1 절연성 스페이막을 일정두께만큼 추가로 형성하는 단계를 포함하는 것을 특징으로 하는 포토레지스트 잔류물 발생이 억제되는 반도체소자의 제조방법.
  8. 제7항에 있어서,
    상기 버퍼절연막 및 제2 절연성 스페이서막은 산화막으로 형성하고, 상기 제1 절연성 스페이서막은 질화막으로 형성하는 것을 특징으로 하는 포토레지스트 잔류물 발생이 억제되는 반도체소자의 제조방법.
  9. 제7항에 있어서,
    상기 제2 절연성 스페이서막으로서의 산화막을 제거하는 단계는, NH4F:HF가 500:1 내지 4:1의 조성을 갖는 BOE를 이용한 습식식각으로 수행하는 것을 특징으로 하는 포토레지스트 잔류물 발생이 억제되는 반도체소자의 제조방법.
  10. 제9항에 있어서,
    상기 습식식각은 상기 제2 절연성 스페이서막 두께의 100 내지 300%의 과도식각이 되도록 하는 것을 특징으로 하는 포토레지스트 잔류물 발생이 억제되는 반 도체소자의 제조방법.
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KR20050063063A (ko) * 2003-12-19 2005-06-28 주식회사 하이닉스반도체 반도체 장치의 제조에서 포토레지스트 패턴 형성 방법

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KR20050063063A (ko) * 2003-12-19 2005-06-28 주식회사 하이닉스반도체 반도체 장치의 제조에서 포토레지스트 패턴 형성 방법

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