KR890008967A - 복도 전체층을 가진 반도체장치 및 그 제조방법 - Google Patents

복도 전체층을 가진 반도체장치 및 그 제조방법 Download PDF

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Abstract

내용 없음

Description

복도전체층을 가진 반도체 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a, 제1b도는 본 발명에 따른 반도체 장치의 콘택트 구멍의 부분을 표시하는 부분 단면도.
제2a, 제2b도는 본 발명에 따른 절연물층의 콘택트 구멍에 있어서의 측벽면의 조건을 표시하는 부분 단면도.
제3a∼d도는 본 발명에 따른 반도체 장치의 제조방법을 공정순으로 표시하는 부분 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 9 : 트랜스퍼 게이트전극
11 : N형 불순물확산영역 12 : 산화막
13 : SOG 막 14 : 산화막
15 : 콘택트 구멍 16 : 다결정실리콘막
17 : 고융점금속 실리사이드막

Claims (33)

  1. 주표면을 가지고 있고 어떤 도전형식의 미리 정해놓은 불순물 농도를 가지고 있는 반도체 기판과 상기 반도체 기판의 주표면의 상방에 선택적으로 간격을 띄워서 형성된 제1의 도전체층과 상기 제1의 도전체층의 사이에 있어서 상기 반도체 기판에 형성된 역의 도전형식의 반도체 영역과 상기 반도체 기판 및 상기 제1의 도전체층의 위에 형성되어 적어도 3개 이상의 층에서 되고 상기 반도체 영역 및 상기 제1의 도전체층의 적어도 어느 것이든 한쪽의 표면을 저면으로 하는 구멍을 가진 절연물층과 상기 구멍의 저면 및 측벽면과 상기 절연물층의 위에 형성된 제2의 도전체층과를 구비하여 그것에 의하여 상기 구멍의 측벽이 상기 졀연물층의 측벽면에 의하여 규정되어 상기 절연물층을 구성하는 각층의 측벽면은 그위의 층의 측벽면과 동일면 및 그위의 층의 측벽면 보다도 상기 구멍의 내측에 적어도 돌출되어 있는 면중에 어느 면을 가질수 있도록 형성되어 있는 복도전체층을 가지는 반도체 장치.
  2. 제1항에 있어서 상기 절연물층은 산화막을 함유하는 복도 전체층을 가지는 반도체 장치.
  3. 제2항에 있어서 상기 절연물층은 적어도 실리콘을 함유한 액상 상태의 물질을 막상에 도포하는 것에 의하여 형성되는 실리콘 산화물층을 함유하는 복도 전체층을 가지는 반도체 장치.
  4. 제3항에 있어서 상기 절연물층은 상기 실리콘 산화물층이 상기 산화막의 사이에 끼워진 3층 구조를 가지고 복도 전체층을 가지는 반도체 장치.
  5. 제1항 내지 제4항중의 어느 하나에 있어서 당해 반도체 장치는 상기 반도체 기판의 주표면상에 있어서 상기 반도체 영역에 근접하여 형성되는 반도체 소자를 함유하는 복도 전체층을 가지는 반도체 장치.
  6. 제5항에 있어서 상기 반도체 영역을 전계효과 소자의 일부를 구성하는 복도 전체층을 가지는 반도체 장치.
  7. 제6항에 있어서 상기 전계효과 소자는 절연된 게이트와 상기 절연 게이트의 하방에 간격을 띄워서 상기 반도체 기판에 형성된 한쪽의 상기 반도체 영역과 다른쪽의 상기 반도체 영역과를 포함하여 상기 한쪽과 다른쪽의 반도체 영역의 사이의 상기 반도체 기판에는 채널 영역이 구성되는 복도 전체층을 가지는 반도체 장치.
  8. 제7항에 있어서 상기 제1의 도전체층은 상기 절연 게이트의 일부를 구성하는 복도전체층을 가지는 반도체 장치.
  9. 제8항에 있어서 상기 제2의 도전체층은 상기 한쪽과 다른쪽의 반도체 영역의 어느 한쪽에 접촉하는 배선층을 함유하는 복도전체층을 가지는 반도체 장치.
  10. 제9항에 있어서 상기 한쪽과 다른쪽의 반도체 영역의 어느 한쪽은 절연층에 의하여 분리되어 있는 복도전체층을 가지는 반도체 장치.
  11. 제10항에 있어서 상기 분리를 위한 절연층의 밑의 상기 반도체 기판의 영역에는 반전방지를 위하여 반전방지 영역의 형성되는 복도전체층을 가지는 반도체 장치.
  12. 제11항에 있어서 상기 반전방지 영역은 상기 반도체 기판과 동일한 도전형식을 가지고 더욱 그의 불순물 농도가 상기 반도체 기판이 있는 불순물 농도보다 높은 복도전체층을 가지는 반도체 장치.
  13. 제12항에 있어서 상기 분리된 반도체 영역 및 상기 분리를 위한 절연층의 위에는 절연막이 형성되어 더욱 그의 절연막의 위에는 도전체층이 형성되어 그것에 의하여 상기 도전체층과 상기 반도체 영역은 전하축적을 위한 커패시터를 구성하고 있는 복도전체층을 가지는 반도체 장치.
  14. 제13항에 있어서 상기 분리된 반도체 영역은 상기 반도체 기판에 형성된 홈의 측벽면에 형성된 반도체 영역을 함유한 복도전체층을 가지는 반도체 장치.
  15. 제13항에 있어서 상기 분리된 반도체 영역은 상기 반도체 기판의 표층부에 형성되는 반도체 영역을 함유하는 복도전체층을 가지는 반도체 장치.
  16. 주표면을 가지고 있고 어떤 도전형식의 미리 정해놓은 불순물 농도가 있는 반도체 기판을 준비하는 스텝과 상기 반도체 기판의 주표면의 상방에 제1의 도전체층을 선택적으로 간격을 띄워서 형성하는 스텝과 상기 제1의 도전체층의 사이에 있어서 상기 반도체 기판에 역의 도전형식의 반도체 영역을 형성하는 스텝과 상기 반도체 기판 및 상기 제1의 도전체층의 위에 적어도 3개 이상의 층에서 되는 절연물층을 형성하는 스텝과 상기 절연물층을 선택적으로 제거하고 상기 반도체 영역 및 상기 제1의 도전체층의 적어도 어느 한쪽의 표면에 달하는 구멍을 형성하는 스텝과 상기 구멍의 측벽 및 저면을 세정하여 상기 절연물층을 구성하는 각 층에서 되는 측벽면을 바로잡아 스텝과는 구비하여 그것에 의하여 상기 각층의 측벽면은 그 위의 층의 측벽면과 동일면 및 그 위층의 측벽면 보다 상기 구멍의 내측에 적어도 돌출되어 있는 면중에 어느 것의 면을 갖도록 형성되어 다시 상기 구멍의 저면 및 측벽면과 상기 절연물층의 위에 제2의 도전체층을 형성하는 스텝과를 구비하여 있는 복도전체층을 가지는 반도체 장치의 제조방법.
  17. 제16항에 있어서 상기 절연물층을 형성하는 스텝은 산화막을 형성하는 스텝을 함유하는 복도전체층을 가지는 반도체 장치의 제조방법.
  18. 제17항에 있어서 상기 절연물층을 형성하는 스텝은 적어도 실리콘을 함유한 액상 상태의 물질을 막상에 도포하는 것에 의하여 실리콘 산화물층을 형성하는 스텝을 함유하는 복도전체층을 가지는 반도체 장치의 제조방법.
  19. 제18항에 있어서 상기 측벽면을 바로 잡은 스텝은 상기 절연물층의 각층에 웨트에칭을 시행하는 스텝을 포함하는 복도전체층을 가지는 반도체 장치의 제조방법.
  20. 제19항에 있어서 상기 측벽면을 바로 잡은 스텝은 상기 액상 상태의 물질에 불순물을 혼입하는 것에 의하여 상기 웨트 에칭의 에칭속도를 조정하는 스텝을 포함하는 복도 전체층을 가지는 반도체 장치의 제조방법.
  21. 제19항에 있어서 상기 측벽면을 바로잡은 스텝은 상기 산화막에 불순물을 혼입하는 것에 의하여 상기 웨트에칭의 에칭속도를 조정하는 스텝을 포함하는 복도전체층을 가지는 반도체 장치의 제조방법.
  22. 제18항 내지 제21항의 어느 하나에 있어서 상기 절연물층을 형성하는 스텝은 상기 실리콘 산화물층이 상기 산화막의 사이에 끼워진 3층 구조를 형성하는 스텝을 포함하는 복도전체층을 가지는 반도체 장치의 제조방법.
  23. 제16항 내지 제22항중의 어느 하나에 있어서 당해 반도체 장치의 제조방법은 상기 반도체 기판의 주표면상에 있어서 상기 반도체 영역에 근접하여 반도체 소자를 형성하는 스텝을 포함하는 복도전체층을 가지는 반도체 장치의 제조방법.
  24. 제23항에 있어서 상기 반도체 영역을 형성하는 스텝은 전계효과 소자의 일부를 형성하는 스텝을 포함하는 복도전체층을 가지는 반도체 장치의 제조방법.
  25. 제24항에 있어서 상기 전계효과 소자의 일부를 형성하는 스텝은 상기 반도체 기판의 상방에 절연된 게이트를 형성하는 스텝과 상기 졀연게이트의 하방에 상기 반도체 기판에 한쪽의 상기 반도체 영역과 다른 쪽의 상기 반도체 영역과를 형성하는 스텝을 포함하고 그것에 의하여 상기 한쪽과 다른쪽의 반도체 영역의 사이의 반도체 기판에는 채널영역이 구성되는 복도전체층을 가지는 반도체 장치의 제조방법.
  26. 제25항에 있어서 상기 제1의 도전체층을 형성하는 스텝은 상기 절연게이트의 일부를 형성하는 스텝을 포함하는 복도전체층을 가지는 반도체 장치의 제조방법.
  27. 제26항에 있어서 상기 제2의 도전체층을 형성하는 스텝은 상기 한쪽과 다른쪽의 반도체 영역의 어느 한쪽에 접촉하는 배선층을 형성하는 스텝을 포함하는 복도전체층을 가지는 반도체 장치의 제조방법.
  28. 제27항에 있어서 상기 한쪽과 다른쪽의 반도체 영역의 어느 한쪽을 형성하는 스텝은 상기 반도체 영역을 분리하기 위한 절연층을 형성하는 스텝을 포함하는 복도전체층을 가지는 반도체 장치의 제조방법.
  29. 제28항에 있어서 상기 분리를 위한 절연층을 형성하는 스텝은 형성되어야 하는 상기 절연층의 밑에서 상기 반도체 기판의 영역에 반전방지를 위한 반전방지 영역을 형성하는 스텝을 포함하는 복도전체층을 가지는 반도체 장치의 제조방법.
  30. 제23항에 있어서 상기 반전방지 영역을 형성하는 스텝은 상기 반도체 기판과 동일한 도전형식을 가지고 더욱 그의 불순물 농도가 상기 반도체 기판이 있는 불순물 농도보다 높은 영역을 형성하는 스텝을 포함하는 복도 전체층을 가지는 반도체 장치의 제조방법.
  31. 제30항에 있어서 상기 분리되는 반도체 영역 및 상기 분리를 위한 절연층의 위에 절연막을 형성하고 더욱 그의 절연막의 위에 도전체층을 형성하는 스텝을 다시 포함하고 그것에 의하여 상기 도전체층과 상기 반도체 영역이 퇴적을 위한 커패시터를 구성하는 복도전체층을 가지는 반도체 장치의 제조방법.
  32. 제31항에 있어서 상기 반도체 영역을 형성하는 스텝은 상기 반도체 기판의 홈을 형성하고 그 홈의 측벽면에 반도체 영역을 형성하는 스텝을 포함하는 복도전체층을 가지는 반도체 장치의 제조방법.
  33. 제31항에 있어서 상기 반도체 영역을 형성하는 스텝은 상기 반도체 기판의 표층부에 반도체 영역을 형성하는 스텝을 포함하는 복도전체층을 가지는 반도체 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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