KR930003417A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

Info

Publication number
KR930003417A
KR930003417A KR1019910022904A KR910022904A KR930003417A KR 930003417 A KR930003417 A KR 930003417A KR 1019910022904 A KR1019910022904 A KR 1019910022904A KR 910022904 A KR910022904 A KR 910022904A KR 930003417 A KR930003417 A KR 930003417A
Authority
KR
South Korea
Prior art keywords
layer
buried
buried layer
diffusion layer
collector
Prior art date
Application number
KR1019910022904A
Other languages
English (en)
Other versions
KR950011017B1 (ko
Inventor
아끼히로 칸다
미쯔오 타나카
타케히로 히라이
마사히로 나카타니
Original Assignee
다니이 아끼오
마쯔시다덴기산교 가부시기가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다니이 아끼오, 마쯔시다덴기산교 가부시기가이샤 filed Critical 다니이 아끼오
Publication of KR930003417A publication Critical patent/KR930003417A/ko
Application granted granted Critical
Publication of KR950011017B1 publication Critical patent/KR950011017B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H01L21/8228—Complementary devices, e.g. complementary transistors
    • H01L21/82285—Complementary vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H01L21/8226—Bipolar technology comprising merged transistor logic or integrated injection logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
    • H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
    • H01L27/0826—Combination of vertical complementary transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/087—I2L integrated injection logic

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

내용 없음.

Description

반도체 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예 1에 있어서의 제1제조공정단면도,
제2도는 본 발명의 실시예 1에 있어서의 제2제조공정도,
제3도는 본 발명의 실시예1에 있어서의 제3제조공정단면도,
제4도는 본 발명의 실시예 1에 있어서의 IIL의 콜렉터 바로아래의 불순물분모의 개념도,
제5도는 본 발명의 실시예 1에 있어서의 IIL의 전류중폭률 및 콜렉터·이미터 간 내압을 표시한 그래프,
제6도는 본 발명의 실시예 1에 있어서의 IIL의 게이트지연시간의 게이트전류의 존성을 표시한 그래프,
제7도는 본 발명의 실시예2에 있어서의 제1제조단면도,
제8도는 본 발명의 실시예 2에 있어서의 제2제조단면도.

Claims (9)

  1. 일도전형의 반도체기판에 형성된 역도전형의 제1매립층과, 상기 제1매립층에 형성되고, 제1매립층보다도 저농도의 일도전형의 제2매립층과. 상기 제1, 제2매립층을 포함한 상기 반도체기판위에 형성된 역도전형의 반도체층과, 상기 반도체층에 형성되고, 상기 제2매립층에 접하는 일도wjs제1확산층과, 상기 제1확산층에 단수개 혹은 복수개 형성되고, 상기 제2매립층에 접하는 역도전형의 제2확산층과, 상기 제1확산층에 대해서 가로방향으로 이간한 위치에 형성된 일도전형의 제3확산층을 적어도 구비하고, 상기 제1매립층을 IIL의 인젝터 하고, 콜렉터 바로 아래의 베이스의 불순물농도가 이미터불순물농도보다도 낮고, 또한 베이스의 불순물농도가 이미터로부터 콜렉터를 향해서 단조롭게 감소하고 있는 것을 특징으로 하는 반도체장치.
  2. 일도전형의 반도제기판에 형성된 역도전형의 제1매립층과, 상기 제1매립층에 형성되고. 제1매립층보다도 저농도의 일도전형의 제2매립층과, 상기 제1, 제2매립층을 포함한 상기 반도체기판위에 형성된 역도전형의 제1반도체층과, 상기 제1반도체층에 형성되고, 상기 제2매립층에 접하는 일도전형의 제1확산층과, 상기 제1확산층에 단수개 혹은 복수개 형성되고, 상기 제2매립층에 접하는 역도전형의 제2확산층과, 상기 제1확산층에 대해서 가로방향으로 이간한 위치에 형성된 일도전형의 제3확산층과, 상기 제1반도체층에 형성되고, 상기 제1확산층과 상기 제3확산층의 측면중 대향하는 측면을 제외한 다른 측면을 포위하도록 형성된 홈부와, 상기 홈부의 측벽에 형성된 절연막과, 상기 홈부내에 충전되고, 상기 홈부의 바닥면에서 상기 제1매립층에 접속된 역도전형의 제2반도체층을 적어도 구비하고, 상기 제1매립층을 IIL의 이미터로 하고, 상기 제2매립층과 상기 제1확산층을 IIL의 베이스로 하고, 상기 제2확산층을 IIL의 콜렉터로하고, 상기 제3확산층을 IIL의 인젝터로하고, 상기 제2반도체층을 IIL의 이미터인출전극으로 하고, 콜렉터 바로아래의 베이스의 불순물농도가 이미터의 불순물농도보다도 낮고 또한 베이스의 불순물농도가 이미터로부터 콜렉터를 향해서 단조롭게 감소하고 있는 것을 특징으로 하는 반도체장치.
  3. 일도전형의 반도체기판에 형성된 역도전형의 제1매립층과 상기 제1매립층에 형성되고, 제1매립층보다도 저농도의 일도전형의 제2매립층과, 상기 제1, 제2매립층을 포함한 상기 반도체기판위에 형성된 역도전형의 제1반도체층과. 상기 제1반도체층에 형성되고, 상기 제2매립층에 접하는 일도전형 제1확산층과 상기 제1확산층에 단수개 혹은 복수개 형성되고, 측벽에 절연막을 가지고, 내부에 역도전형의 제2반도체층이 충전된 홈부와, 상기 홈부의 바로아래의 상기 제2매립층에 접하고, 상기 홈부의 바닥면에서 상기 제2반도체층에 접속되어 이루어진 역도전형의 제2확산층과, 상기 제1확산층에 대해서 가로방향으로 이간한 위치에 형성된 일도전형의 제3확산층을 적어도 구비하고, 상기 제1매립층을 IIL의 이미터로 하고, 상기 제2매립층과 상기 제1확산층을 IIL의 베이스로 하고, 상기 제2확산층을 IIL의 콜렉터로 하고, 상기 제3확산층을 IIL의 인젝터로하고, 상기 제2반도체층을 IIL의 콜렉터인 출전극으로 하고, 콜렉터바로 아래의 베이스의 불순물농도가 이미터불순물농도보다도 낮고, 또한 베이스의 불순물 농도가 이미터로부터 콜렉터를 향해서 단조롭게 감소하고 있는 것을 특징으로 하는 반도체장치.
  4. 일도전형의 반도체기판에 역도전형의 제1매립층을 형성하는 공정과, 상기 제1매립층에 일도전형의 제2매립층을 형성하는 공정과, 상기 제1, 제2매립층을 포함한 상기 반도체기판위에 역도전형의 반도체층을 형성하는 공정과, 상기 반도체 층에 상기 제2매립층에 접하는 일도전형의 제1확산층을 형성하는 공정과, 상기 제1확산층에 단수개 흑은 복수개의 역도전형의 제2확산층을 형성하는 공정과, 상기 제1확산층에 대해서 가로방향으로 이간한 위치에 일도전형의 제3확산층을 형성하는 공정을 적어도 가지고, 상기 제1매립을 IIL의 이미터로 하고, 상기 제2매립층과 상기 제1확산층을 IIL의 베이스로 하고, 상기 제2확산층을 IIL의 콜렉터로 하고, 상기 제3확산층을 IIL의 인젝터로하고 상기 제2매립층에 접하도록 상기 제2확산층을 형성하고, 콜렉터 바로아래의 베이스의 불순물농도가 이미터의 불순물농보다도 낮고, 또한 베이스의 불순물농도가 이미터로부터 콜렉터를 향해서 단조롭게 감소하도록 하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제4항에 있어서, 제1매립층의 형성과 동시에 종형 NPN 트랜지스터에 있어서의 콜렉터매립층을 형성하고, 제2매립층의 형성과 동시에 소자분리영역에 있어서의 하부분리영 역 및 종형 PNP 트랜지스터에 있어서의 콜렉터매립층을 형성하고, 제1확산층의 형성과 동시에 소자분리영역에 있어서의 상부분리영역 및 종형 PNP 트랜지스터에 있어서의 콜렉터영역을 형성하고, 제2확산층의 형성과 동시에 종형 NPN트랜지스터에 있어서의 콜렉터벽 영역을 형성하고, 제3확산층의 형성과 동시에 종형 NPN트랜지스터에 있어서의 베이스영역을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 일도전형의 반도체기판에 역도전형의 제1매립층을 형성하는 공정과, 상기 제1매립층에 일도전형의 제2매립층을 형성하는 공정과, 상기 제1, 제2매립층을 포함한 상기 반도체기판위에 역도전형의 제1반도체층을 형성하는 공정과, 상기 제1반도체층에 상기 제2매립층에 접하는 일도전형의 제1확산층을 형성하는 공정과, 상기 제1확산층에 상기 제2매립층에 접하는 단수개 혹은 복수개의 역도전형의 제2확산층을 형성하는 공정과, 상기 제1확산층에 대해서 가로방향으로 이간한 위치에 일도전형의 제3확산층을 형성하는 공정과, 상기 제1반도체층에 상기 제1매립층까지 도달하는 홈부를 형성하고, 상기 제1확산층과 상기 제3확산층의 측면중 대향하는 측면을 제외한 다른 측면을 포위하는 공정과, 상기 홈부의 측벽에만 절연막을 형성하는 공정과, 상기 홈부내에 역도전정의 제2반도체층을 충전되고, 상기 홈부의 바닥면에서 상기 제1매립층에 접속하는 공정을 적어도 가지고, 상기 제1매립층을 IIL의 이미터로 하고, 상기 제2매립층과 상기 제1확산층을 IIL의 베이스로 하고, 상기 제2확산층을 IIL의 콜렉터로하고, 상기 제3확산층을 IIL의 인젝터로 하고, 상기 제2반도체층을 IIL의 이미터인출전극으로 하고, 콜렉터 바로아래의 베이스의 불순물농도가 이미터의 불순물농도보다도 낮고, 또한 베이스의 불순물농도가 이미터로부터 콜렉터를 향해서 단조롭게 감속하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제6항에 있어서, 제1매립층의 형성과 동시에 종형 NPN트랜지스터에 있어서의 콜렉터매립층을 형성하고, 제2매립층의 형성과 동시에 소자분리영역에 있어서의 하부분리영역 및 종형 PNP 트랜지스터에 있어서의 콜렉터매립층을 형성하고, 제1확산층의 형성과 동시에 소자분리영역에 있어서의 상부분리영역 및 종형 PNP트랜지스터에 있어서의 콜렉터영역을 형성하고, 제3확산층의 형성과 동시에 종형 NPN트랜지스터에 있어서의 베이스영역을 형성하고, IIL의 이미터인 출전극의 형성과 동시에, 종형 NPN 트랜지스터에 있어서의 콜렉터인출전극이 되는 측벽에 절연막을 가지고, 내부에 제2반도체층이 충전된 홈부를 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 일도전형의 반도체기판에 역도전형의 제1매립층을 형성하는 공정과, 상기 제1매립층에 일도전형의 제2매립층을 형성하는 공정과, 상기 제1, 제2매립층을 포함한 상기 반도체기판위에 역도전형의 제1반도체층을 형성하는 공정과, 상기 제1반도체층에 상기 제2매립층에 접하는 일도전형의 제1확산층을 형성하는 공정과, 상기 제1확산층에 대해서 가로방향으로 이간한 위치에 일도전형의 제3확산층을 형성하는 공정과, 상기 제1확산층에 상기 제2매립층에 거의 달하는 단수개 혹은 복수개의 홈부를 형성하는 공정과, 상기 홈부의 측벽에만 절연막을 형성하는 공정과, 상기 홈부내에 역도전형의 제2반도체층을 충전하는 공정과, 상기 제2반도체층으로부터 역도전형의 불순물을 확산하고, 상기 제2매립층에 접하는 역도전형의 제2확산층을 형성하는 공정을 적어도 가지고, 상기 제1매립층을 IIL의 이미터로 하고, 제2매 립층과 상기 제1확산층을 IIL의 베이스로 하고, 상기 제2확산층을 IIL의 콜렉터로 하고, 상기 제3확산층을 IIL의 인젝터로 하고, 상기 제2반도체층을 IIL의 콜렉터인 출전극으로 하고, 콜렉터바로 아래의 베이스의 불순물 농도가 이미터의 불순물농드보다도 낮고, 또한 베이스의 불순물농도가 이미터로부터 콜렉터를 향해서 단조롭게 감소하도록 하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제8항에 있어서, 제1매립층의 형성과 동시에 종형 NPN트랜지스터에 있어서의 콜렉터매립층을 형성하고, 제2매립층의 형성과 동시에 소자분리영역에 있어서의 하부분리영역 및 종형 PNP 트랜지스터에 있어서의 콜렉터 매립층을 형성하고, 제1확산층의 형성과 동시에 소자분리영역에 있어서의 상부분리영역 및 종형 PNP 트랜지스터에 있어서의 콜렉터영역을 형성하고, 제3확산층의 형성과 동시에 종형 NPN트랜지스터에 있어서의 베이스영역을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910022904A 1991-07-01 1991-12-13 반도체장치 및 그 제조방법 KR950011017B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP91-159268 1991-07-01
JP15926891 1991-07-01

Publications (2)

Publication Number Publication Date
KR930003417A true KR930003417A (ko) 1993-02-24
KR950011017B1 KR950011017B1 (ko) 1995-09-27

Family

ID=15690065

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910022904A KR950011017B1 (ko) 1991-07-01 1991-12-13 반도체장치 및 그 제조방법

Country Status (4)

Country Link
US (2) US5162252A (ko)
EP (1) EP0521219B1 (ko)
KR (1) KR950011017B1 (ko)
DE (1) DE69128963T2 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0534632B1 (en) * 1991-09-24 2002-01-16 Matsushita Electronics Corporation, Ltd. Semiconductor integrated circuit device and method of fabricating the same
US5268312A (en) * 1992-10-22 1993-12-07 Motorola, Inc. Method of forming isolated wells in the fabrication of BiCMOS devices
US5369042A (en) * 1993-03-05 1994-11-29 Texas Instruments Incorporated Enhanced performance bipolar transistor process
JPH07235602A (ja) * 1994-02-21 1995-09-05 Mitsubishi Electric Corp Ｉｉｌ回路を有する半導体装置およびその製造方法
JP3547811B2 (ja) * 1994-10-13 2004-07-28 株式会社ルネサステクノロジ バイポーラトランジスタを有する半導体装置およびその製造方法
JP3159237B2 (ja) * 1996-06-03 2001-04-23 日本電気株式会社 半導体装置およびその製造方法
KR100258436B1 (ko) * 1996-10-11 2000-06-01 김덕중 상보형 쌍극성 트랜지스터 및 그 제조 방법
US6140690A (en) * 1996-11-18 2000-10-31 Matsushita Electric Industrial Co., Ltd. Semiconductor device
US6165868A (en) * 1999-06-04 2000-12-26 Industrial Technology Research Institute Monolithic device isolation by buried conducting walls
US6894366B2 (en) * 2000-10-10 2005-05-17 Texas Instruments Incorporated Bipolar junction transistor with a counterdoped collector region
EP1646084A1 (en) * 2004-10-06 2006-04-12 Infineon Technologies AG A method in the fabrication of an integrated injection logic circuit
US20070298576A1 (en) * 2006-06-21 2007-12-27 Kuhn Kelin J Methods of forming bipolar transistors by silicide through contact and structures formed thereby
KR102082190B1 (ko) * 2013-08-22 2020-02-27 (주) 코미코 에어로졸 코팅 방법 및 이에 의해 형성된 내플라즈마 부재
US20180076038A1 (en) * 2016-09-09 2018-03-15 Texas Instruments Incorporated Method For Producing Two N-Type Buried Layers In An Integrated Circuit

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4258379A (en) * 1978-09-25 1981-03-24 Hitachi, Ltd. IIL With in and outdiffused emitter pocket
DE3020609C2 (de) * 1979-05-31 1985-11-07 Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa Verfahren zum Herstellen einer integrierten Schaltung mit wenigstens einem I↑2↑L-Element
JPS56142661A (en) * 1980-04-04 1981-11-07 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit and manufacture thereof
JPS57116430A (en) * 1981-01-13 1982-07-20 Toshiba Corp Inverted logical circuit
JPS57164560A (en) * 1981-04-02 1982-10-09 Toshiba Corp Manufacture of semiconductor integrated circuit device
JPS57164558A (en) * 1981-04-02 1982-10-09 Toshiba Corp Semiconductor integrated circuit device
JPS59141261A (ja) * 1983-01-31 1984-08-13 Matsushita Electric Ind Co Ltd 半導体集積回路装置の製造方法
DE3361832D1 (en) * 1982-04-19 1986-02-27 Matsushita Electric Ind Co Ltd Semiconductor ic and method of making the same
JPS5967255A (ja) * 1982-10-07 1984-04-16 Sumitomo Chem Co Ltd Ｎ−フエニルテトラヒドロフタラミン酸誘導体、その製造法およびそれを有効成分とする除草剤
JPS6052038A (ja) * 1983-08-31 1985-03-23 Nec Corp 半導体装置の製造方法
EP0172878B1 (en) * 1984-02-03 1992-07-15 Advanced Micro Devices, Inc. A bipolar transistor with active elements formed in slots
US4984048A (en) * 1987-07-10 1991-01-08 Hitachi, Ltd. Semiconductor device with buried side contact
ZA891937B (en) * 1988-04-04 1990-11-28 Ppg Industries Inc Pigment grinding vehicles containing quaternary ammonium and ternary sulfonium groups
JPH0258865A (ja) * 1988-08-24 1990-02-28 Nec Corp 半導体装置

Also Published As

Publication number Publication date
EP0521219B1 (en) 1998-02-25
DE69128963T2 (de) 1998-07-30
US5162252A (en) 1992-11-10
EP0521219A3 (ko) 1994-08-31
DE69128963D1 (de) 1998-04-02
US5331198A (en) 1994-07-19
KR950011017B1 (ko) 1995-09-27
EP0521219A2 (en) 1993-01-07

Similar Documents

Publication Publication Date Title
KR930003417A (ko) 반도체 장치 및 그 제조방법
KR890008967A (ko) 복도 전체층을 가진 반도체장치 및 그 제조방법
KR920018968A (ko) 다층 베이스 헤테로접합 장치 및 그 제조방법
KR860700370A (ko) 집적 회로소자 및 그 제조방법
KR970013321A (ko) 반도체장치 및 그 제조방법
KR970024165A (ko) 반도체 집적 회로 및 그 제조 방법(A Semiconductor Integrated Circuit and Its Fabricating Method)
KR900019234A (ko) 반도체기억장치
KR910014995A (ko) 낮은 콜렉터저항을 갖도록 얇고 유전체에 의해 격리된 영역으로 구성되는 트랜지스터의 구조
US6765262B2 (en) Vertical high-voltage semiconductor component
US4933733A (en) Slot collector transistor
US4320411A (en) Integrated circuit with double dielectric isolation walls
KR950021736A (ko) 전압구동형 사이리스터와 그 제조방법
US5796126A (en) Hybrid schottky injection field effect transistor
KR930005238A (ko) 반도체 소자
KR890007433A (ko) 바이폴라 트랜지스터를 갖는 반도체 장치와 그의 제조방법
US7375395B2 (en) Vertical field-effect transistor in source-down structure
KR970004014A (ko) 반도체장치
KR890012359A (ko) 반도체 장치 및 그 제조방법
KR890012394A (ko) Cmos 기술을 이용하는 바이폴라 트랜지스터 제조방법
KR880008451A (ko) 기판의 표면 접촉부를 갖고 있는 딥 트렌치 분리 구조물 및 이의 제조방법
KR960702680A (ko) 고전압 수직 트렌치 반도체 소자(high-voltage, vertical-trench semiconductor device)
KR840008213A (ko) 반도체 장치
KR100263790B1 (ko) 반도체 장치 및 그 제조방법
KR960035966A (ko) 유전체분리 반도체장치 및 그 제조방법
KR890005886A (ko) 쌍극성 트랜지스터

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19980922

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee