JPS59141261A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JPS59141261A
JPS59141261A JP58014896A JP1489683A JPS59141261A JP S59141261 A JPS59141261 A JP S59141261A JP 58014896 A JP58014896 A JP 58014896A JP 1489683 A JP1489683 A JP 1489683A JP S59141261 A JPS59141261 A JP S59141261A
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竹本　豊樹
Haruyasu Yamada
山田　晴保
Tadanaka Yoneda
米田　忠央
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体集積回路装置に関し、特に高速のバイポ
ーラトランジスタを含む半導体集積回路装置に関する。
従来例の構成とその問題点 半導体集積回路装置にはＰＮＰ　）ランジスタ。
ＮＰＮ）ランジスタ等が一体化構成されている。
ここで、一般にＮＰＮ）ランジスタのスイッチング速度
は高速にすることが出来る反面、ＰＮＰト３　ページ ランジスタは構造が複雑であったり、横方向形成された
ものは高速にすることが出来ない欠点を有する。従って
、ＰＮＰトランジスタ、ＮＰＮ　）ランジスタとを含む
半導体集積回路装置はその両トランジスタの速度的なア
ンバランスが生じる故に全体として見た場合、回路的に
も多くの制限があった。
第１図はＰＮＰ　）ランジスタ、ＮＰＮトランジスタを
一体化形成した従来の半導体集積回路装置を示す。第１
図において、１はｐ形基板、２は高濃度ｎ形埋込み層、
３はｎ形エピタキシャル層、４は予備分離拡散層である
。６は上方向からのｐ＋＋離層である。６ｅ　、６ｃは
ｐ層でそれぞれ横型ＰＮＰ）ランジスタのエミッタとコ
レクタである。
ｎ形エピタキシャル層３はラテラルＰＮＰ　）ランジス
タのベースにもなっている。ｎ＋層８ｂはラテラルＰＮ
Ｐ　トランジスタのベースである。７ｂのｐ層はＮＰＮ
　トランジスタのベース、９ｅのｎ＋層はエミッタ、９
ｅのｎ　層はエミッタ、９ｃのｎ＋　層ハコレクタコン
タクトである。
ラテラルＰＮＰ　）ランジスタのエミッタ６ｅ、コレク
タ６Ｃ及びＮＰＮトランジスタのベース７ｂは同時に形
成されている。さらにラテラルＰＮＰトランジスタのベ
ースコンタクトｓｂ、ＮＰＮトランジスタのエミッタ９
ｅ、コレクタコンタクト９Ｃは同時に形成されている。
このような方法で形成されたＮＰＮトランジスタにおい
てベース領域７ｂは上方向からの拡散によって濃度傾斜
がついているため、電界傾斜がベース領域で形成される
のでキャリアの加速がなされ高速化が実現する。しかし
、ＰＮＰ　）ランジスタのベース領域３はエピタキシャ
ル層そのものであり、濃度傾斜がなく高速化が実現され
ない。更に、ＰＮＰトランジスタのコレクタ領域６Ｃの
濃度がベース領域３よりむしろ高く、ベース中を縮少し
ていった場合、コレクタ、エミッタ間耐圧が急速に下が
る。
以上の様に、従来のＰＮＰ　）ランジスタはベースが巾
が広く、拡散プロファイルにより電界傾斜がついていな
い、ＰＮＰトランジスタのエミッタ、６　ページ コレクタが同一濃度である等の理由により横型ＰＮＰ　
トランジスタは縦型Ｎ’　Ｐ　Ｎ　）ランジスタに比し
著しるしく特性が劣るのが通常である。従って、第１図
に示す半導体集積回路装置においては全体としての特性
が不充分なものとなっていた。
次に、これを改善した半導体集積回路装置の従来例を第
２図に示す。第２図の場合はＰＮＰ　）ランジスタを縦
型形成したものである。第２図において、１１はｐ型基
板、１２は高濃度ｎ型埋込み層、１３はｎ型エピタキシ
ャル層、１４はｐ型予備分離拡散層で、１５は分離拡散
層である。この分離拡散層１４及び１５により、活性領
域を分離させている。１６はｎ型埋込み層１２上にイオ
ン注入法等で製作されたｐ型領域で、縦型Ｐ　Ｎ　Ｐの
コレクタとなる領域である。１７．１８はそれぞれ分離
拡散層１４．１５の領域形成時に同時形成されるもので
、コレクタ領域１２の引出し拡散層となっている。１９
はベース１３の引き出し拡散層である。２０はｐ層の拡
散層で分離拡散層１５と同時に形成され、縦型ＰＮＰ　
）ランジスタの工６　ページ ミッタとなる領域である。２１は通常のＮＰＮトランジ
スタのエミツタ層、２２はベース層、２３はエミッタ２
１と同時に形成されたコレクタ・コンタクト部である。
さて、第２図でｐ＋層層数散層２０ｎ型エピタキシャル
層１３、ｐ＋型コレクタ層１６によって縦型ＰＮＰ　ト
ランジスタが形成される。このＰＮＰトランジスタは第
１図で示した横型ＰＮＰと違い、ベース中がマスクの寸
法及び寸法精度によって決定されておらず、エピタキシ
ャル層１３の厚み及び、ｐ＋層拡散領域１６の深さに依
存しているため、拡散制御によってベース中は狭く出来
る利点がある。しかしこの構造においても多くの欠点が
ある。まず第１にベース中であるが、これはエピタキシ
ャル層１３の厚みからエミッタ２ｏの拡散深さとｐ型領
域１６の上方拡散を引いたものによって決定されるので
、ベース中のバラツキが非常に大きい。
それに加えるにｐ型拡散層１６の濃度は埋込み層１２と
の濃度との加減によって決まるため、上方７ペーーミ゛ 拡散は、ｐ型拡散層１６のドーピング量によって一義的
に決まらず、従って、ベース巾の分布はますます大きく
なってしまい、べ〜ス巾がパターン精度で制限されない
と言うもののベース巾の決定制御が困難である。しかも
、第１図で示したＰＮＰトランジスタでみられた欠点で
あるベース領域での濃度勾配及びコレクタ１２の濃度が
高い問題は改善されていない。
第３図は、第２図の縦型ＰＮＰ）ランジスタ及びＮＰＮ
　）ランジスタと同時に一体化形成した従来のＩＩＬの
断面構造を示す。同図において、１５はｐ＋分離領域、
２４はｎ＋領領域ＩＩＬＮＰＮ）ランジスタのエミッタ
である。２５．２６はそれぞれＩ　Ｉ　ＬＰＮＰ　トラ
ンジスタのエミッタ（インジェクタ）、コレクタで、第
２図におけるＮＰＮトランジスタのベース２２、と同時
に形成されている。２７−１．２７−２はＩ　Ｉ　ＬＮ
ＰＮ　トランジスタのコレクタで、第２図におけるＮＰ
Ｎ）ランジスタのコレクタ２１と同時に形成されている
。
２８は低濃度エビ層である。尚、第２図と同一番号は同
一部分を示す。
第３図に示したＩＩＬにおいてはエミッタ２４が低濃度
のエビ層２８に接しているためベースからエミッタに注
入される少数キャリアとしてのホールが多くなる。その
結果、ＩＩＬＮＰＮ１ランジスタの電流増幅率が下がり
、ＩＩＬのスピードが遅くなる。反対にエビ層２８の濃
度を上げると第２図のｎｐｎ　トランジスタの耐圧が下
がる。
以上述べたように、第２図、第３図に示した、縦型Ｐｌ
？Ｐトランジスタ、縦型ＮＰＮトランジスタ、ＩＩＬに
おいては、それぞれ、高速化、高劇圧化、高速化を同時
に満足することは困難である。
発明の目的 本発明は従来の欠点にかんがみなされたもので、高速の
バイポーラトランジスタを含む半導体集積回路装置を提
供することを目的とする。すなわ板本発明は横方向バイ
ポーラトランジスタの低速性と縦型バイポーラトランジ
スタの制御性を加養することによって、高速のバイポー
ラトランジスタと、従来に比べ特性を向上したＩ２Ｌ素
子等のデバ９　ページ イスを何ら製造工程を増加することなく一体化形成可能
な半導体集積回路装置を提供せんとするものである。
発明の構成 本発明は、それぞれ同時に形成された縦型ｐｎｐトラン
ジスタのエミッタ、縦型ＮＰＮトランジスタのベース、
ＩＩＬのインジェクタ及びＩ　Ｉ　ＬＮＰＮトランジス
タのベースと、かつ、それぞれ同時に形成された縦型Ｐ
ＮＰ　）ランジスタのベース、ＩＩＬＮＰＮトランジス
タトランジスタのエミッタと、かつそれぞれ同時に形成
された縦型ＰＮＰトランジスタのベースコンタクト部、
縦型ＮＰＮトランジスタのエミッタ、ＩＩＬＮＰＮ）ラ
ンジスタのコレクタとを備えた半導体集積回路装置であ
る。
実施例の説明 以下、本発明の構成を図面を用いて説明する。
第４図は本発明の一実施例に係る半導体集積回路装置の
構造断面図を示すものである６本実施例においては縦型
のＰＮＰ　）ランジスタと縦型ＮＰＮ１０　ぺ・−ニブ トランジスタ、ＩＩＬを一体化形成したものであり、縦
型ＰＮＰ）ランジスタ及びＩＩＬの部分に改良を加えた
ものである。第４図において、３１はｐ型半導体基板、
３２はｎ型高濃度埋込領域、３３はｎ形エピタキシャル
層である。３４はｐ型予備分離層、３６は表面からのｐ
型分離層である。
３６は縦型ＰＮ’Ｐ）ランジスタのコレクタの一部でｎ
＋埋込３２の中に形成されたｐ型埋込層である。ｐ型層
３６は表面から形成されたｐ−領ｔ＃９とつながってい
る。ｐ−領域３９も縦型ｐｎｐ　）ランジスタのコレク
タの一部である。ｐ＋領域３７ｉｄＰＮＰ　）ランジス
タのコレクタの引き出し部となっている。３８はｎ＋領
領域）ｎ＋埋込３２とつながっている。このｎ＋領域３
８より島領域のコンタクトをとることができる。４９は
３８と同時に形成されたｎ＋層でＩＩＬＮＰＮ）ランジ
スタのエミッタとなっている。４１．５０は同時に形成
されたｎ形つェルで、それぞれｐ−領域３９上に形成さ
れたＰＮＰ　トランジスタのベース及びＩ　Ｉ　ＬＮＰ
Ｎ　）ランジスタのエミッタの一部とな１１ベーっメ る。４２　、４３．４４−１．４４−２　、は約２００
Ω／口程度に形成されるｐ領域で、それぞれ縦型ＰＮＰ
トランジスタのエミッタ、縦型ＮＰＮ　）ランジスタの
ベース、工ＩＬのインジェクタ及びエエＬＰＮＰトラン
ジスタのコレクタとなる。４５　、４６　、４８−１　
。
４８−２．は、同時に形成されたｎ＋領領域、それぞれ
縦型ＰＮＰ　）ランジスタのベース領域のコンタクト拡
散領域、縦型ＮＰＮトランジスタのエミッタ、工ＩＬＮ
ＰＮトランジスタのコレクタとなる。
以上明らかなように、本実施例では、領域４２゜４１．
３９で縦型ＰＮＰトランジスタが形成さね、領域４６，
４３．３３で縦型ＮＰＮ）ランジスタが形成され、領域
４４−１．４４−２．４８−１．４８−２．５０．３３
でＩＩＬが形成されている。ここで、まず縦型ＰＮＰ　
）ランジスタの特性を次に説明する。従来例で述べて来
た３つの問題点すなわち、ペース巾については、ベース
であるｎ領域４１の形成が、低濃度のｐ−領域３９内に
形成されており、その濃度の制御及び深さの制御がｐ”
”領域３９上から打込まれるイオン注入によって精度良
く定められる。すなわち、ベース巾はｎ領域４１とｐ領
域４２の拡散のみによって決定されるので制御性が良い
。つまり、第２図の場合は３つのパラメータであったが
本実施例では２つのパラメータでベース巾が決定される
。また、ｎ領域４１は最終的にはイオン注入後のドライ
ブインによって決められるため、上から下方向に濃度勾
配がついており、電界加速が行なわれる構造になってい
るのでキャリアの走行速度が増大し、高速動作が可能と
なる。又、コレクタとなるｐ領域３９の濃度は従来例と
異なり、ｐ−であるだめ、耐圧も高い。
次に、本実施例に係る縦型ＰＮＰ）ランジスタの深さ方
向不純物分布を第６図に示す。同図において、埋込み領
域３２はたとえばＡｓ　（砒素）のよ領域３６．ベース
領域４１及びコレクタ領域３９は、イオン注入法でそれ
ぞれボロン、リン、ボロ１３ページ ン等を打込みその後の熱処理により形成される。
同図であきらかなように、ベース領域４１の濃度傾斜が
大きく、ベースに電界傾斜が得られる。更に、コレクタ
領域３９がきわめて低濃度であるため、ベース領域４１
の形成はその深さも、ベースへの不純物の添加量と、エ
ミッタ領域４２不純物量の両者により、実質的に定めら
れコレクタ領域３９の不純物濃度に依存することがない
ので、その制御に困難性はない。また、本実施例に係る
構造では、ＮＰＮトランジスタのベース領域４３がＰＮ
Ｐトランジスタのエミッタ領域４２と同時に形成される
。
次に、本実施例に係る縦型ＮＰＮ）ランジスタと高速Ｉ
ＩＬについて説明する。第４図からもわかるように、縦
型ＮＰＮ　トランジスタと高速ＩＩＬは縦型ＰＮＰ）ラ
ンジスタと同一製造工程で容易に一体化することができ
る。
すなわち、ｐ型エミッタ４２、ｐ型ベース４３、ｐ型イ
ンジェクタ４４−１、ｐ型コレクタ４４−亀を同一製造
工程で、ｎ型ベース４１とＩ　Ｉ　ＬＮＰＮ１４　ペー
ジ トランジスタのエミッタ５ｏを同一製造工程で、ｎ形ベ
ースエンタクト４６．ｎ形エミッタ４６゜ｎ形コレクタ
４８−１．４８−２　、を同一製造工程で容易に形成す
ることができる。その場合、高速ＩＩＬはＮＰＮ　トラ
ンジスタのエミッタ領域の一部にｎ形エピ層３３よりも
高濃度のｎ形層５０がベース層４４−２と直接接してい
るので、ベース層４４−２からエミッタ６ｏに注入され
る少数キャリアとしてのホールを少なくすることができ
る。さらに従来例のごとくベース４４−２が直接エビ層
３３と直接接している場合に比べて、ＮＰＮトランジス
タのベース幅を狭くすることができる。
この理由によりＩ　Ｉ　ＬＮＰＮ　）ランジスタの電流
増幅率を上げ、さらに高速化もはかることが可能となる
わけである。
縦型ＮＰＮ　）ランジスタはベース４３が低濃度−ス幅
はＩＩＬＮＰＮ）ランジスタよりも広くなるので、電流
増幅率は必要以上に高くならない。
１５　ベース そのため縦型ＮＰＮ　）ランジスタのエミッタとコレク
タの耐圧を十分高く保つことができる。
このように、簡単な構造で高速の縦型ＰＮＰ　）ランジ
スタ、高耐圧縦型ＮＰＮ）ランジスタ、高速ＩＩＬを一
体化形成出来るわけである。
第６図は本発明の別の実施例を示すもので、ＩＩＬのみ
を示している。第４図と同じ番号のものは、同一部分を
示している。第４図のＩＩＬと異なるところは、ＩＩＬ
ＮＰＮ）ランジスタのベースに低濃度のｐ一層６１を用
いて電流増幅率の向上をはかっている。このｐ一層は第
４図のＰＮＰトランジスタのｐ一層３９と同時に形成さ
れている。ｐ＋層４４−１’、及びｐ＋層４４−２’。
４４−３’　　、４４−４’はそれぞれインジェクタ及
びＮＰＮ　トランジスタのベースとなる。そしてｐ＋層
４４−２’　　、４４−３’　　、４４−４’はｎ＋層
４８−１．４８−２　、と直接に接していない。
６０−１　、５０−２．５０−３　、５０−４はｎ形つ
ェルで第４図のＰＮＰ　）ランジスタのｎ層４１と同時
に形成される。ｎウェル５０−２．５０−３はＩＩＬＮ
ＰＮ）ランジスタのコレクタの一部となっており、この
ｎウェル５０−２．５０〜３により、ベースとコレクタ
の容易が小さくなり高速化がはかれる。その他のｎウェ
ル５０−１．５０−４はｐ＋層４４−１’　　、４４−
４’と接することにより、少数キャリアとしてのホール
の注入量を抑えるはたらきをしている。第６図のごとく
、ｎウェルとｐ一層を用いることによって、ＩＩＬの特
性を向上することができるわけである。もちろん同時に
第４図で述べた縦型ＰＮＰ　）ランジスタ。
ＮＰＮ）ランジスタを同時に一体化出来ることは言うま
でもない。
第７図は本発明の別の実施例を示すもので、ＩＩＬのみ
を示している。第６図と同じ番号は同一部分を示す。第
６図と異なるところはＩ　２ＬＮＰＮトランジスタベー
ス、及びｌ２ＬＰＮＰ　　）ランジスタのコレクタであ
るｐ一層５１がｌ２ＬＰＮＰ　　）ランジスタのベース
６ｏ−１の直下１で形成されている点である。すなわち
ｐ＋層４４−１’、ｎ層６０へ１．ｐ一層６１によって
縦型ＰＮＰ　）ラン１７　ページ ジスタを構成している。この縦型ＰＮＰ　）ランジスタ
は前に述べたように横型トランジスタに比べて高周波特
性が向上するので、ＩＩＬの特性も向上することになる
。したがって第７図の１．　Ｌは第６図で述べたものよ
りもさらに高速になる。第７図においては第６図で示し
たＩＩＬｎＰｎトランジスタのコレクタの一部５０−２
．５０−３が形成されていないが、もちろん第６図のご
とくコレクタ５０−２．５０−３を入れることは可能で
ある。
発明の効果 以上述べたごとく、本発明により、簡単な構造で高速の
縦型トランジスタ、高耐圧縦型トランジスタ、高速ＩＩ
Ｌを同時に一体化形成出来る。
【図面の簡単な説明】
第１図は従来例でＰＮＰとＮＰＮ）ランジスタの一体化
構造を示す断面図、第２図は従来例で縦ＷＰＮＰとＮＰ
Ｎトランジスタの一体化構造を示す断面図、第３図は従
来例で一体化形成されたＩＩＬの断面構造図、第４図は
本発明の一実施例１８　ページ で縦型ＰＮＰ　トランジスタ、ＮＰＮ　）ランジスタ、
ＩＩＬの一体化構造を示す断面図、第６図は本発明の縦
型ＰＮＰ　）ランジスタの縦方向の不純物の分布を示す
図、第６図は本発明の一実施例で一体化形成されたＩＩ
Ｌの断面構造図、第７図は本発明の一実施例で一体化形
成されたＩＩＬの断面構造図である。 ３９・・・・・・縦型ＰＮＰ　）ランジスタのコレクタ
でｐ−領域、４１・・・・・・縦型ＰＮＰ　）ランジス
タのベースでｎ型領域、４２・・・・・・縦型ＰＮＰ　
）ランジスタのエミッタでｐ＋領領域４３・・・・・・
縦型ＰＮＰ　トランジスタのベースでｐ＋領領域４４−
１・・・・・・Ｉ２Ｌのｐ＋領領域インジェクタ）、４
４−２・・・・・・Ｉ２Ｌのｐ＋領領域ベース領域の一
部）、４６・・・・・・縦型ＮＰＮ）ランジスタのエミ
ッタでｎ＋領領域４Ｂ−１，４８−２−＝・−Ｉ２Ｌの
ｎ＋領領域ＮＰＮ　）ランジスタのコレクタ）、６ｏ・
・・・・・Ｉ２Ｌ第１図 第２図 第３図 Ｉ 第５図 塚　　　　さ　（ンタｍ） 第６図 第７図

Claims (1)

  1. 【特許請求の範囲】 （１）　　一方導電型の半導体基板上に形成され互いに
    分離された他方導電型の第１．第２．第３の領域と、前
    記第１の領域表面から形成された一方導電型の低濃度第
    ４領域と、前記第４．第３の領域表面からそれぞれ同時
    形成された他方導電型の第５゜第６領域と、前記第５．
    第２．第６．第３の領域表面からそれぞれ同時形成され
    た一方導電型の第７、第８．第９．第１０の領域と、前
    記第５．第８、第１０４たけ第３の領域の表面からそれ
    ぞれ同時形成された他方導電型の第１１．第１２．第１
    ３の領域とを備え、前記第１．第４．第５．第７、第１
    １領域で第１の縦型トランジスタを、前記第２．第８．
    第１１領域で第２の縦型トランジスタを、前記第３．第
    ６．第９．第１３の領域でＩＩＬの一部を構成したこと
    を特徴とする半導体集積回路装置。 ２　ページ 路装置。 （３）第３の領域表面から、第４領域と同時に形成され
    た一方導電型の低濃度第１４領域と、前記第１４の領域
    表面から形成された第１０．第１３の領域とを備え、前
    記第３．第６．第９．第１０゜積回路装置。
JP58014896A 1982-04-19 1983-01-31 半導体集積回路装置の製造方法 Granted JPS59141261A (ja)

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US07/295,380 US5066602A (en) 1982-04-19 1989-01-10 Method of making semiconductor ic including polar transistors

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