KR880008451A - 기판의 표면 접촉부를 갖고 있는 딥 트렌치 분리 구조물 및 이의 제조방법 - Google Patents

기판의 표면 접촉부를 갖고 있는 딥 트렌치 분리 구조물 및 이의 제조방법 Download PDF

Info

Publication number
KR880008451A
KR880008451A KR870014760A KR870014760A KR880008451A KR 880008451 A KR880008451 A KR 880008451A KR 870014760 A KR870014760 A KR 870014760A KR 870014760 A KR870014760 A KR 870014760A KR 880008451 A KR880008451 A KR 880008451A
Authority
KR
South Korea
Prior art keywords
trench
forming
semiconductor
substrate
semiconductor material
Prior art date
Application number
KR870014760A
Other languages
English (en)
Other versions
KR970000552B1 (ko
Inventor
니콜라스 허터 루이스
도간 군 제임스
얀 슈-항
케이. 라오 고팔
Original Assignee
엔. 라이스 머레트
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엔. 라이스 머레트, 텍사스 인스트루먼츠 인코포레이티드 filed Critical 엔. 라이스 머레트
Publication of KR880008451A publication Critical patent/KR880008451A/ko
Application granted granted Critical
Publication of KR970000552B1 publication Critical patent/KR970000552B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions

Abstract

내용 없음.

Description

기판의 표면 접촉부를 갖고 있는 딥 트렌치 분리 구조물 및 이의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

Claims (26)

  1. 반도체 물질내에서 회로를 분리하는 방법에 있어서, 반도체 물질내에 트렌치를 형성하는 수단, 트렌치의 외부 모서리 주위에 산화장벽을 형성하는 수단, 및 소정 물질로 트렌치를 채우는 수단을 포함하고, 장벽이 하부 반도체 물질의 열 산화로 인한 팽창으로부터 외부 모서리를 보호하기 위해 트렌치내에 측방향 외향으로 및 수직으로 연장되는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 질화물층으로 트렌치의 외부 모서리를 코팅함으로써 산화 장벽을 형성하는 수단을 포함하는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 질화물층과 반도체 물질사이에 얇은 이산화 실리콘층을 형성하는 수단을 포함하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 다결정성 실리콘으로 트렌치를 채우는 수단을 포함하는 것을 특징으로 하는 방법.
  5. 제4항에 있어서, 높은 도전성으로 다결정성 실리콘을 형성하는 수단을 포함하는 것을 특징으로 하는 방법.
  6. 제2항에 있어서, 반도체 물질과 접촉하여 트렌치의 저부를 형성하는 수단을 포함하는 것을 특징으로 하는 방법.
  7. 제6항에 있어서, 트렌치의 저부를 형성하는 반도체 물질과 접촉하여 도전성 물질로 트렌치를 채우는 수단을 포함하는 것을 트징으로 하는 방법.
  8. 제7항에 있어서, 트렌치의 상부에서 도전성 물질에 접촉부를 형성하는 수단을 포함하는 것을 특징으로 하는 방법.
  9. 제8항에 있어서, 제1도전성 형태의 불순물을 사용하여 반도체 물질을 형성하는 수단, 트렌치의 상부에 인접하여 제2도전성 형태의 제2반도체 영역을 형성하는 수단, 및 제2반도체 영역의 상부에 접촉부를 형성하는 수단을 포함하는 것을 특징으로 하는 방법.
  10. 제1항의 방법에 따라 제조된 반도체 구조물.
  11. 베이스를 형성하는 기판을 갖고 있는 집적 회로내에 상부 표면 접촉부를 갖고 있는 트렌치 분리부를 제조하는 방법에 있어서, 기판상에 반도체 물질층을 형성하는 수단, 반도체 물질을 통하여 외부 모서리로 기판에 트렌치를 형성하는 수단, 저부 트렌치를 전기 분리부와 무관하게 유지하면서 트렌치의 측벽상에 전기 분리부를 형성하는 수단, 도전성 물질이 저부 트렌치에서 기판과 전기 접촉하도록 도전성 물질로 트렌치를 채우는 수단, 및 트렌치의 상부에 배치된 도전성 물질에 대한 접촉부를 층의 외부상에 형성하는 수단을 포함하는 것을 특징으로 하는 방법.
  12. 제11항에 있어서, 분리부가 트렌치의 측벽 표면을 산화시킴으로써 형성되는 것을 특징으로 하는 방법.
  13. 제12항에 있어서, 트렌치의 최소한 외부 모서리상의 산화 트렌치 산화장벽을 형성하는 수단을 포함하는 것을 특징으로 하는 방법.
  14. 제11항에 있어서, 원래 위치에 도우프된 다결정성 실리콘으로 트렌치를 채우는 수단을 포함하는 것을 특징으로 하는 방법.
  15. 제11항에 있어서, 트렌치가 채워질때까지 다결정성 실리콘층 및 도우팬트를 연속적으로 피착시키는 수단을 포함하는 것을 특징으로 하는 방법.
  16. 제11항에 있어서, 다결정성 실리콘으로 트렌치를 채우는 수단, 및 기판에 불순물을 확산시키는 수단을 포함하는 것을 특징으로 하는 방법.
  17. 제11항에 있어서, 기판의 불순물과 동일한 도전형 불순물로 도우프된 다결정성 실리콘으로 트렌치를 채우는 수단을 포함하는 것을 특징으로 하는 방법.
  18. 제11항에 있어서, 트렌치의 상부에 인접하여 축방향 반도체 영역을 형성하는 수단을 포함하고, 측방향 반도체 영역이 반도체 물질의 도전성 형태와 반대의 도전성 형태를 갖고 있는 것을 특징으로 하는 방법.
  19. 제18항에 있어서, 측방향 반도체 영역위에 최소한 부분적으로 배치된 접촉부를 형성하는 수단을 포함하는 것을 특징으로 하는 방법.
  20. 제11항의 방법에 따라서 제조된 반도체 구조물.
  21. 제1도전성 형태의 반도체 기판, 기판상에 형성되고 제2도전성 형태의 물질을 포함하는 반도체 물질층.
    트렌치를 채우고 기판과 저부 트렌치에서 전기접촉되는 도전성 반도체 물질, 및 트렌치를 채우는 반도체 물질과 물질층 사이에 형성되고, 반도체 물질층의 외부 표면상에 측방향으로 최소한 부분적으로 연장되는 산화장벽을 포함하고, 반도체층이 트렌치의 대향측상에 각각 반도체 물질의 2개의 반도체 영역을 정하기 위해 기판으로 연장되는 트렌치를 포함하는 것을 특징으로 하는 분리 여역을 갖고 있는 반도체 구조물.
  22. 제21항에 있어서, 산화 장벽과 반도체 물질층 사이에 얇은 분리층을 포함하는 것을 특징으로 하는 반도체 구조물.
  23. 제21항에 있어서, 트렌치 보충물의 상부 단부와 전기 접촉하여 형성된 상부측 접촉부를 포함하는 것을 특징으로 하는 반도체 구조물.
  24. 제23항에 있어서, 반도체 물질층의 면내에 형성되고 상부측 접촉부가 전기 접촉하여 형성되도록 트렌치 충전부에 인접하여 형성된 반도체 영역을 포함하는 것을 특징으로 하는 반도체 구조물.
  25. 제23항에 있어서, 상부측 접촉부가 회로접지에 접속되는 것을 특징으로 하는 반도체 구조물.
  26. 제24항에 있어서, 트렌치 충전부 및 반도체 영역이 제1도전성 형태로 형성되는 것을 특징으로 하는 반도체 구조물.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019870014760A 1986-12-22 1987-12-21 기판의 표면 접촉부를 갖고 있는 딥 트렌치 분리 구조물 및 이의 제조 방법 KR970000552B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US94574286A 1986-12-22 1986-12-22
US945742 1986-12-22
US945,742 1986-12-22

Publications (2)

Publication Number Publication Date
KR880008451A true KR880008451A (ko) 1988-08-31
KR970000552B1 KR970000552B1 (ko) 1997-01-13

Family

ID=25483492

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019870014760A KR970000552B1 (ko) 1986-12-22 1987-12-21 기판의 표면 접촉부를 갖고 있는 딥 트렌치 분리 구조물 및 이의 제조 방법

Country Status (4)

Country Link
EP (1) EP0272491B1 (ko)
JP (1) JPS63168032A (ko)
KR (1) KR970000552B1 (ko)
DE (1) DE3752286T2 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0254554A (ja) * 1988-08-19 1990-02-23 Fujitsu Ltd 半導体装置およびその製造方法
EP0398730A1 (en) * 1989-05-19 1990-11-22 Motorola Inc. Method of forming planar isolation regions
US5643823A (en) * 1995-09-21 1997-07-01 Siemens Aktiengesellschaft Application of thin crystalline Si3 N4 liners in shallow trench isolation (STI) structures
SE519975C2 (sv) * 1999-06-23 2003-05-06 Ericsson Telefon Ab L M Halvledarstruktur för högspänningshalvledarkomponenter
JP2005142481A (ja) 2003-11-10 2005-06-02 Nec Electronics Corp 半導体装置の製造方法
JP4935219B2 (ja) * 2006-07-20 2012-05-23 トヨタ自動車株式会社 排ガス浄化用触媒
JPWO2009101870A1 (ja) * 2008-02-12 2011-06-09 日本電気株式会社 半導体装置
JP4560100B2 (ja) * 2008-03-24 2010-10-13 株式会社東芝 半導体装置
CN108168743A (zh) * 2017-12-20 2018-06-15 南京方旭智芯微电子科技有限公司 压力传感器及制造方法
CN113991419B (zh) * 2021-10-22 2023-12-15 中国科学院半导体研究所 掩埋异质结器件及其制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5992548A (ja) * 1982-11-18 1984-05-28 Toshiba Corp 半導体装置及びその製造方法
US4528047A (en) * 1984-06-25 1985-07-09 International Business Machines Corporation Method for forming a void free isolation structure utilizing etch and refill techniques
JPS61252644A (ja) * 1985-05-01 1986-11-10 Canon Inc 半導体装置の製造方法
US4728623A (en) * 1986-10-03 1988-03-01 International Business Machines Corporation Fabrication method for forming a self-aligned contact window and connection in an epitaxial layer and device structures employing the method

Also Published As

Publication number Publication date
EP0272491B1 (en) 1999-07-28
JPS63168032A (ja) 1988-07-12
EP0272491A3 (en) 1989-03-15
DE3752286T2 (de) 2000-01-13
KR970000552B1 (ko) 1997-01-13
DE3752286D1 (de) 1999-09-02
EP0272491A2 (en) 1988-06-29

Similar Documents

Publication Publication Date Title
US5128743A (en) Semiconductor device and method of manufacturing the same
EP0172878B1 (en) A bipolar transistor with active elements formed in slots
KR100232319B1 (ko) 캐패시터 형성 방법 및 에스오아이 회로용 캐패시터
US5569621A (en) Integrated circuit chip supported by a handle wafer and provided with means to maintain the handle wafer potential at a desired level
US3954523A (en) Process for fabricating devices having dielectric isolation utilizing anodic treatment and selective oxidation
KR880003429A (ko) 다이내믹 반도체 메모리를 위한 트랜지스터-버랙터 장치 및 그 제조방법
KR890008967A (ko) 복도 전체층을 가진 반도체장치 및 그 제조방법
KR860001490A (ko) 종형 mosfet와 그 제조방법
KR930006930A (ko) 수직형 트랜지스터를 갖는 dram셀 및 그 제조방법
KR20020010682A (ko) 이방성 습식 에칭에 의한 트렌치 확장 방법
KR860700370A (ko) 집적 회로소자 및 그 제조방법
US6844223B2 (en) Semiconductor device having silicon on insulator and fabricating method therefor
US4615746A (en) Method of forming isolated island regions in a semiconductor substrate by selective etching and oxidation and devices formed therefrom
KR880008451A (ko) 기판의 표면 접촉부를 갖고 있는 딥 트렌치 분리 구조물 및 이의 제조방법
KR930003417A (ko) 반도체 장치 및 그 제조방법
KR910013571A (ko) 유전물질에 의해 분리되어 있는 전극쌍이 포함된 다양한 소자를 구비한 직접회로의 제조방법
KR850004178A (ko) 유전체 분리형 집적회로 장치의 제조방법
US4026736A (en) Integrated semiconductor structure with combined dielectric and PN junction isolation including fabrication method therefor
EP0111651B1 (en) Semiconductor device comprising dielectric isolation regions
KR960030380A (ko) 집적 회로 구조 및 이의 제조 방법
US5343354A (en) Stacked trench capacitor and a method for making the same
KR840008213A (ko) 반도체 장치
KR880011935A (ko) 반도체 장치 및 제조 방법
KR890008918A (ko) 반도체장치 및 그 제조방법
JPS60241230A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080103

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee