KR100835412B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 비아홀을 형성할 때 유전체막까지의 오버 식각을 방지함으로써 소자의 신뢰성을 향상시키도록 한 반도체 소자의 캐패시터(capacitor) 형성방법에 관한 것으로서, 반도체 기판상에 제1금속막, 유전체막, 제2금속막을 차례로 형성하는 단계와, 상기 제2금속막과 상기 유전체막을 선택적으로 제거하여 상부 금속전극을 형성하는 단계와, 상기 제1금속막을 선택적으로 제거하여 하부 금속전극을 형성하는 단계와, 상기 반도체 기판의 전면에 제1층간절연막, 질화막, 제2층간절연막을 차례로 형성하는 단계와, 상기 하부 금속전극 및 상기 상부 금속전극의 표면이 소정부분 노출되도록 상기 제2층간절연막, 상기 질화막, 상기 제1층간절연막을 선택적으로 제거하여 비아홀을 형성하는 단계와, 상기 비아홀의 내부에 콘택 플러그를 형성하는 단계와, 상기 콘택 플러그를 통해 상기 하부 금속전극 및 상기 상부 금속전극과 전기적으로 연결하는 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

MIM 캐패시터, 하부전극, 상부전극, 유전체막, 오버 식각

Description

반도체 소자의 캐패시터 형성방법{METHOD FOR FORMING CAPACITOR OF SEMICONDUCTOR DEVICE}

도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 캐패시터 형성방법을 나타낸 공정 단면도

도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 캐패시터 형성방법을 나타낸 공정 단면도

<도면의 주요 부분에 대한 부호의 설명>

100 : 반도체 기판 101 : 제1금속막

102 : 유전체막 103 : 제2금속막

104 : 제1감광막 105 : 제2감광막

106 : 반사방지막 107 : 제1층간절연막

108 : 질화막 109 : 제2층간절연막

110 : 비아홀 111 : 콘택 플러그

112 : 금속배선

본 발명은 반도체 소자의 캐패시터(capacitor) 형성방법에 관한 것으로, 특히 MIM(Metal-Insulator-Metal) 캐패시터의 오동작을 방지하도록 한 반도체 소자의 캐패시터의 형성방법에 관한 것이다.

최근 들어, 반도체 장치(semiconductor device)는 멀티미디어 기능의 향상을 위하여 칩내에 메모리셀 어레이부 및 주변회로가 함께 장착된 형태로 개발되고 있으며, 이와 함께 고용량 정보의 고속처리에 적합한 캐패시터(capacitor)의 구현이 핵심 기술로서 대두되고 있다.

이러한 캐패시터는 전극(electrode)의 종류에 따라 크게 둘로 나눌 수 있다. 그 하나는 PIP(Polysilicon-Insulator-Polysilicon) 캐패시터로서 DRAM(Dynamic Random Access Memory)에서 많이 사용하였으며, 180㎚까지의 아날로그 캐패시터로서 사용되었다.

그러나, 상기한 PIP 캐패시터는 상, 하부전극을 폴리실리콘(Polysilicon)을 사용하기 때문에 비저항이 크고 디플리션(depletion) 현상에 의한 기생 캐패시턴스가 작용하는 문제점이 있어, 130㎚ 이하의 테크놀러지(technology)에서는 MIM(Metal-Insulator-Metal) 캐패시터를 사용하게 되었다.

이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 캐패시터 형성방법을 설명하면 다음과 같다.

도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정 단면도이다.

종래 기술에 의한 반도체 소자의 캐패시터 형성방법은, 도 1a에 도시된 바와 같이, 소정의 하지층(미도시)을 구비한 반도체 기판(10)상에 하부전극용 제1금속막(11)과 유전체막(12) 및 상부전극용 제2금속막(13)을 차례로 형성한다.

도 1b에 도시된 바와 같이, 상기한 제2금속막(13)상에 제1감광막을 도포한 후, 노광 및 현상공정을 통해 캐패시터 상부전극 형성영역을 한정하는 제1감광막 패턴(14)을 형성한다.

이어서, 상기한 제1감광막 패턴(14)을 식각 마스크로 이용하여 상기한 제2금속막(13)과 유전체막(12)을 선택적으로 식각하여 상부 금속전극(13a)을 형성한다.

도 1c에 도시된 바와 같이, 상기한 제1감광막 패턴(14)을 제거하고, 상기한 상부 금속전극(13a)을 포함한 반도체 기판(10)의 전면에 제2감광막을 도포한 후, 노광 및 현상공정을 통해 캐패시터 하부전극 영역을 한정하는 제2감광막 패턴(15)을 형성한다.

이어서, 상기한 제2감광막 패턴(15)을 식각 마스크로 이용하여 제1금속막(11)을 선택적으로 식각하여 하부 금속전극(11a)을 형성한다.

도 1d에 도시된 바와 같이, 상기한 제2감광막 패턴(15)을 제거한 상태에서, 결과물의 전영역상에 반사방지막(16) 및 층간절연막(17)을 차례로 형성하고, CMP(Chemical-Mechanical Polishing)공정 또는 에치백(etch-back)공정을 통해 그 표면을 평탄화시킨다.

이어서, 상기한 층간절연막(17)의 소정 부분들을 선택적으로 식각하여 상기한 하부 및 상부 금속전극(11a, 13a)의 표면을 각각 노출시키는 비아홀(18)들을 형 성한다.

도 1e에 도시된 바와 같이, 상기한 각 비아홀(18)들내에 텅스텐막과 같은 도전막을 매립시켜 콘택 플러그(19)를 형성한다.

그리고, 상기한 층간절연막(17)상에 공지의 공정에 따라 금속막의 증착 및 패터닝을 수행하여 각 콘택 플러그(19)들을 통해 상기한 하부 및 상부 금속전극(11a, 13a)과 각각 콘택되는 금속배선(20)을 형성한다.

그러나, 상기와 같은 종래 기술에 의한 반도체 소자의 캐패시터 형성방법은 다음과 같은 문제점이 있었다.

즉, MIM 캐패시터의 상부 및 하부 금속전극(11a, 13a)에 바이어스를 인가하기 위한 금속배선(20)을 형성하기 위해 비아홀(18)을 형성할 때, 노멀 비아(normal via)와 상부 금속전극(13a)의 비아가 같이 형성되면서 유전체막(12) 및 상부 금속전극(13a)에 의한 단차로 인해 유전체막(12)까지 오버 식각(over etch)(A)으로 인해 유전체막(12)의 오동작을 유발하는 문제를 발생할 수 있다.

따라서, MIM 캐패시터의 오동작으로 인해 소자 동작에 치명적인 악영향을 유발할 수 있는 위험이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 비아홀을 형성할 때 유전체막까지의 오버 식각을 방지함으로써 소자의 신뢰성을 향상시키도록 한 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 반도체 기판상에 제1금속막, 유전체막, 제2금속막을 차례로 형성하는 단계와, 상기 제2금속막과 상기 유전체막을 선택적으로 제거하여 상부 금속전극을 형성하는 단계와, 상기 제1금속막을 선택적으로 제거하여 하부 금속전극을 형성하는 단계와, 상기 반도체 기판의 전면에 제1층간절연막, 질화막, 제2층간절연막을 차례로 형성하는 단계와, 상기 하부 금속전극 및 상기 상부 금속전극의 표면이 소정부분 노출되도록 상기 제2층간절연막, 상기 질화막, 상기 제1층간절연막을 선택적으로 제거하여 비아홀을 형성하는 단계와, 상기 비아홀의 내부에 콘택 플러그를 형성하는 단계와, 상기 콘택 플러그를 통해 상기 하부 금속전극 및 상기 상부 금속전극과 전기적으로 연결하는 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 캐패시터 형성방법을 상세히 설명하면 다음과 같다.

도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 캐패시터 형성방법을 나타낸 공정 단면도이다.

본 발명에 의한 반도체 소자의 캐패시터 형성방법은, 도 2a에 도시된 바와 같이, 소정의 하지층(미도시)을 구비한 반도체 기판(100)상에 하부전극용 제1금속막(101), 유전체막(102), 상부전극용 제2금속막(103)을 차례로 형성한다.

이때, 상기한 유전체막(102)은 이후의 공정에서 MIM 캐패시터 구조의 유전체막이 되며, 가능한 얇게 형성하는 것이 캐패시터 특성상 양호하다.

여기서, 상기한 제1, 제2금속막(101, 103)은 알루미늄(Al), 구리(Cu), 티타늄/질화티타늄(Ti/TiN), 백금(Pt), 텅스텐(W)중에서 어느 하나 또는 이들의 합금을 사용할 수 있다.

또한, 상기한 유전체막(102)은 ONO(Oxide Nitride Oxide), NO(Nitride Oxide)막, NON(Nitride Oxide Nitride)막, BST(Ba Sr TiO₃), PZT(Pb Zr TiO₃), Ta₂O₃막, 실리콘 질화막 등을 사용할 수 있다.

도 2b에 도시된 바와 같이, 상기한 제2금속막(103)위에 제1감광막을 도포한 후, 노광 및 현상공정을 실시하여 캐패시터의 상부전극 형성영역을 정의하는 제1감광막 패턴(104)을 형성한다.

이어서, 상기한 제1감광막 패턴(104)을 식각 마스크로 이용하여 상기한 제2금속막(103), 유전체막(102)을 선택적으로 제거하여 상부 금속전극(103a)을 형성한다.

도 2c에 도시된 바와 같이, 상기한 제1감광막 패턴(104)을 제거하고, 상기한 상부 금속전극(103a)을 포함한 반도체 기판(100)의 전면에 제2감광막을 도포한 후, 노광 및 현상공정을 실시하여 캐패시터 하부전극 형성영역 및 회로패턴을 정의하는 제2감광막 패턴(105)을 형성한다.

이어서, 상기한 제2감광막 패턴(105)을 식각 마스크로 이용하여 상기한 제1금속막(101)을 선택적으로 식각하여 하부 금속전극(101a)을 형성한다.

도 2d에 도시된 바와 같이, 상기한 제2감광막 패턴(105)을 제거하고, 상기한 상부 금속전극(103a)을 포함한 반도체 기판(100)의 전면에 반사방지막(106)을 형성한다.

여기서, 상기한 반사방지막(106)은 300Å의 두께로 형성하여 금속막의 식각시 난반사를 줄일 수 있다.

이어, 상기한 반사방지막(106)상에 제1층간절연막(107), 질화막(108) 및 제2층간절연막(109)을 차례로 형성한다.

여기서, 상기한 제 1, 제2층간절연막(107,109)은 FSG 또는 USG을 사용하고 있고, 상기한 질화막(108)은 300Å 두께로 형성한다.

이어서, 상기한 제2층간절연막(109)을 CMP 또는 에치백하여 그 표면을 평탄화시킨다.

그리고, 상기한 상부 금속전극(103a) 및 하부 금속전극(101a)의 표면이 소정부분 노출되도록 상기한 제2층간절연막(109) 및 질화막(108), 제1층간절연막(107)을 선택적으로 식각하여 비아홀(110)들을 형성한다.

도 2e에 도시된 바와 같이, 상기한 각 비아홀(110)들내에 텅스텐막과 같은 도전막을 매립시켜 콘택 플러그(111)를 형성한다.

이어서, 상기한 제2층간절연막(109)상에 금속배선용 금속막을 증착하고, 포토 및 식각공정을 통해 상기한 금속막을 선택적으로 제거하여 상기한 각 콘택 플러그(111)를 통해 상기한 하부 및 상부 금속전극(101a,103a)에 전기적으로 연결되는 금속배선(112)을 형성한다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하 는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허청구범위에 의해서 정해져야 한다.

이상의 설명에서와 같이 본 발명에 따른 반도체 소자의 캐패시터 형성방법은 다음과 같은 효과가 있다.

즉, 제1층간절연막과 제2층간절연막 사이에 질화막을 형성함으로써 비아홀을 형성할 때 질화막에 의해 식각비(etch rate)가 가변하게 되어 상부 금속전극에 형성되는 비아와 하부 금속전극에 형성되는 비아의 식각비가 유사함으로써, 일부영역에서 오버 식각되거나 언더 식각되는 것을 방지하여 비아홀의 균일도 향상 및 캐패시터의 오동작을 미연에 방지할 수가 있다.

Claims (4)

1. 반도체 기판상에 제1금속막, 유전체막, 제2금속막을 차례로 형성하는 단계;

   상기 제2금속막과 상기 유전체막을 선택적으로 제거하여 상부 금속전극을 형성하는 단계;

   상기 제1금속막을 선택적으로 제거하여 하부 금속전극을 형성하는 단계;

   상기 반도체 기판의 전면에 반사방지막을 형성하는 단계;

   상기 반도체 기판의 전면에 제1층간절연막, 질화막, 제2층간절연막을 차례로 형성하는 단계;

   상기 하부 금속전극 및 상기 상부 금속전극의 표면이 소정부분 노출되도록 상기 제2층간절연막, 상기 질화막, 상기 제1층간절연막을 선택적으로 제거하여 비아홀을 형성하는 단계;

   상기 비아홀의 내부에 콘택 플러그를 형성하는 단계;

   상기 콘택 플러그를 통해 상기 하부 금속전극 및 상기 상부 금속전극과 전기적으로 연결하는 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
2. 삭제
3. 제 1 항에 있어서,

   상기 제1층간절연막 및 상기 제2층간절연막은,

   FSG 또는 USG로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
4. 제 1 항에 있어서,

   상기 질화막은,

   300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.

Images