TWI508340B - 電阻式記憶體及其製造方法 - Google Patents

Description

電阻式記憶體及其製造方法

本發明係有關於電阻式記憶體及其製造方法，且特別係有關於一種具有設於電極對之間的接觸插塞之電阻式記憶體及其製造方法。

近年來可攜式電子產品之流行(例如行動電話、數位相機、筆記型電腦等)促使記憶體的使用量大增。一般而言，記憶體元件通常可分為兩大類，即揮發性記憶體與非揮發性記憶體(non-volatile memory)兩種。揮發性記憶體是指記憶體內之資料需仰賴持續性地電源供應才能維持和保存，而非揮發性記憶體即使電源中斷，仍可保持記憶體內部之資料。而在各種非揮發性記憶體中，一般皆使用可快速寫入與抹除之快閃記憶體(flash RAM)。

然而，快閃記憶體中每個記憶區塊僅可以被抹除一定次數。當一記憶區塊之抹除次數超過一臨界值時，該記憶區塊將無法被正確地寫入，並且由該記憶區塊讀取出資料時將可能發生錯誤。且隨著元件不斷的縮小，快閃記憶體也逐漸面臨到過大的寫入電壓、過長的寫入時間與閘極過薄而導致記憶時間縮短的困境。

為了克服前述缺點，各方不斷努力於開發新的非 揮發性記憶體來取代快閃記憶體，其中電阻式記憶體(resistive random access memory，RRAM)為目前業界所研發出之眾多新穎記憶體之一，其係利用可變電阻的原理來製作非揮發性記憶體，具有寫入抹除時間短、操作電壓及電流低、記憶時間長、多狀態記憶、結構簡單、簡化的寫入與讀出方式及所需面積小等優點，是一種極有潛力的產品，受到各界的重視。因此，而如何更進一步縮小電阻式記憶體中元件的面積並增加記憶體之容量，更是目前業界亟須發展的目標。

本發明提供一種電阻式記憶體，包括一基底；一堆疊，此堆疊包括第一絕緣層、第一電極、及第二絕緣層；電阻轉態層，順應性覆蓋於堆疊與基底上；複數個第二電極對，上述第二電極對各具有兩個第二電極，分別順應性覆蓋於電阻轉態層之相反側壁及相反邊之基底上；第一接觸插塞，設於複數個第二電極對之間且電性連接第一電極；以及複數個第二接觸插塞，分別電性連接上述各第二電極。

本發明更提供一種電阻式記憶體之製造方法，包括：提供一基底；形成一堆疊於基底上，堆疊包括第一絕緣層、第一電極及第二絕緣層；形成一電阻轉態層，此電阻轉態層順應性覆蓋於堆疊與基底上；形成複數個第二電極對，上述第二電極對各具有兩個第二電極，分別順應性覆蓋於電阻轉態層之相反側壁及相反邊之基底上；形成第一接觸插塞於複數個第二電極對之間，此第一接觸插塞電性連接第一電極；以及形成複數個第二接觸插塞，上述第二接觸插塞分別電性連接上述各第 二電極。

為讓本發明之上述和其它目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。

100‧‧‧電阻式記憶體

110‧‧‧基底

120‧‧‧堆疊

130‧‧‧第一絕緣層

140‧‧‧第一電極

150‧‧‧第二絕緣層

160‧‧‧電阻轉態層

170‧‧‧第二電極層

175A、175B‧‧‧第二電極

180‧‧‧第二電極對

190‧‧‧層間介電層

200‧‧‧第一接觸插塞

210‧‧‧第二接觸插塞

T‧‧‧第二電極之厚度

W‧‧‧第二電極之寬度

L‧‧‧第二電極之長度

第1圖係根據本發明實施例之電阻式記憶體之立體圖；第2、3、4A、4B、5A、5B、6、7圖係根據本發明實施例所繪製之電阻式記憶體於各製程階段之剖面圖或立體圖。

以下針對本發明之電阻式記憶體作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本發明之不同樣態。以下所述特定的元件及排列方式儘為簡單描述本發明。當然，這些僅用以舉例而非本發明之限定。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。

在此，「約」、「大約」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內。在此給定的數量為大約的數量，表示在沒有特定說明的情況下，其 可隱含「約」、「大約」之用語。

除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有一與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在此特別定義。

本發明提供之電阻式記憶體的製造方法，係將一接觸插塞設於電極對之間，以減少其所佔之空間，達到微小化且增加記憶體容量之目的。另外，本發明亦將一電極層圖案化以形成電極對，以增加本發明之電阻式記憶體的記憶體容量。

第1圖係本發明實施例之電阻式記憶體的立體圖。如圖中所示，電阻式記憶體100包括基底110、堆疊120，此堆疊120包括第一絕緣層130、第一電極140及第二絕緣層150。電阻式記憶體100更包括電阻轉態層160、多個第二電極對180、第一接觸插塞200、多個第二接觸插塞210。電阻轉態層160順應性覆蓋於堆疊120與基底110上。第二電極對180各具有兩個第二電極175A、175B，分別順應性覆蓋於電阻轉態層160之相反側壁及相反邊之基底110上，而第一接觸插塞200係設於多個第二電極對180之間且電性連接第一電極140。以下將詳細描述此電阻式記憶體100之製造方法。

首先，參見第2圖，提供基底110，此基底110可為矽基底、矽鍺基底、其它半導體化合物基底、絕緣層上覆矽(SOI)、或其它任何適合之基底。在一實施例中，基底可為經 清洗過之矽基底。應注意的是，在後文中「基底」一詞可包括半導體晶圓上已形成的元件與覆蓋在晶圓上的各種膜層。

繼續參見第2圖，形成第一絕緣層130於基底110上。第一絕緣層130可使用高溫爐管氧化法或化學氣相沉積法來形成。例如，第一絕緣層130可為使用高溫爐管氧化法於矽基底上成長氧化矽薄膜。或者，第一絕緣層130可為使用化學氣相沉積(CVD)法所形成之氧化矽層、氮化矽層、氮氧化矽層、或其它任何適合之絕緣層、或上述之組合。化學氣相沉積法例如可為低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition，LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition，RTCVD)、電漿輔助化學氣相沉積法(plasma enhanced chemical vapor deposition，PECVD)、原子層化學氣相沉積法之原子層沉積法(atomic layer deposition，ALD)或其它常用的方法。在一實施例中，第一絕緣層130可為以化學氣相沉積形成之四乙基正矽酸鹽二氧化矽層。第一絕緣層130之厚度為約10nm至約500nm，例如為約50nm至約300nm。

接著，繼續參見第2圖，形成第一電極140於第一絕緣層130上。此第一電極140之材料可為TaN、TiN、TiAlN、TiW、Ag、Cu、AlCu、Pt、W、Ru、Al、Ni或上述之組合。此第一電極140可使用濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它適合的沈積方式來形成。第一電極140之厚度為約1nm至約100nm，例如為約1nm至約50nm。

接著，於第一電極140上形成第二絕緣層150。第二絕緣層150可為使用化學氣相沉積(CVD)法所形成之氧化矽層、氮化矽層、氮氧化矽層、或其它任何適合之絕緣層、或上述之組合。化學氣相沉積法例如可為低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition，LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition，RTCVD)、電漿輔助化學氣相沉積法(plasma enhanced chemical vapor deposition，PECVD)、原子層化學氣相沉積法之原子層沉積法(atomic layer deposition，ALD)或其它常用的方法。在一實施例中，第二絕緣層150可為以化學氣相沉積形成之四乙基正矽酸鹽二氧化矽層。第二絕緣層150之厚度為約10nm至約500nm，例如為約50nm至約300nm。

接著，參見第3圖，進行第一圖案化步驟圖案化第一絕緣層130、第一電極140及第二絕緣層150以形成堆疊120。圖案化以形成堆疊120之步驟可包括微影與蝕刻製程。在一實施例中，微影製程包括光阻圖案化，此光阻圖案化更包括光阻塗佈、軟烤、光罩對準、曝光圖案、曝後烤(post-exposure baking)、光阻顯影及硬烤等製程步驟。此蝕刻步驟可包括反應離子蝕刻(reactive ion etch，RIE)、電漿蝕刻或其他合適的蝕刻步驟。於蝕刻步驟結束後，可藉由濕式剝除法、電漿灰化法或其結合移除任何所使用的光阻圖案層(未繪示)。堆疊120之寬度為約50nm至約500nm，例如為約100nm至約300nm。

繼續參見第3圖，形成電阻轉態層160，此電阻轉 態層160順應性覆蓋於堆疊120與基底110上。電阻轉態層160之材質可為Al、Hf、Cr、Cu、Ti、Co、Zn、Mo、Nb、Fe、Ni、W、Pb、Ta、La、Zr之氧化物、PrCaMnO₃ (PCMO)、SrTiO₃ (STO)、SrZrO₃ 、其它任何適合之電阻轉態材質、或上述之組合。電阻轉態層160之形成方法可為原子層沉積(atomic layer deposition，ALD)、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沈積方式來形成。例如，在一實施例中，電阻轉態層160係使用射頻磁控濺鍍(radiofrequency magnetron sputtering，RF)形成。電阻轉態層160之厚度為約1nm至約100nm，例如為約1nm至約50nm。此電阻轉態層160可根據第一電極140及後續形成之第二電極175A、175B施加於其上之電壓來改變其電阻值(例如由高電阻值改變為低電阻值，或由低電阻值改變為高電阻值)，並藉由此電阻值之差異來作為此電阻式記憶體之0或1的記憶體資訊。例如，可於電阻轉態層160上施加不足以改變其電阻值之小電壓，並藉由讀取於此電壓下通過電阻轉態層160之電流來判定其記憶體訊號為0或是1。

接著，參見第4A-4B圖，形成一第二電極層170，此第二電極層170順應性覆蓋於電阻轉態層160上。此第二電極層170之材料可為TaN、TiN、TiAlN、TiW、Ag、Cu、AlCu、Pt、W、Ru、Al、Ni或上述之組合。此第二電極層170可使用濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它適合的沈積方式來形成。

接著，參見第5A-5B圖，進行第二圖案化步驟圖案化第二電極層170以形成多個第二電極對180，每個第二電極對 180各具有兩個第二電極175A及175B，分別順應性覆蓋於電阻轉態層160之相反側壁及相反邊之基底110上。第二圖案化步驟包括微影與蝕刻製程。此蝕刻步驟可包括反應離子蝕刻(reactive ion etch，RIE)、電漿蝕刻或其他合適的蝕刻步驟。 另外，此蝕刻步驟較佳為不施加外加偏壓的等向性乾蝕刻步驟，以有效蝕刻第二電極層170位於電阻轉態層160側壁之上之部分。於此乾蝕刻步驟結束後，可藉由濕式剝除法、電漿灰化法或其結合移除任何所使用的光阻圖案層(未繪示)。第二電極175A、175B之厚度T為約1nm至約100nm，例如為約1nm至約50nm。第二電極175A、175B之長度L為約50nm至約500nm，例如為約100nm至約300nm。第二電極175A、175B之寬度W為約50nm至約300nm，例如為約100nm至約200nm。

相較於傳統未具有此圖案化第二電極對180之電阻式記憶體，本發明利用此圖案化製程步驟將第二電極層170圖案化成兩個相互電性絕緣之第二電極175A、175B，使本發明之電阻式記憶體的記憶體容量增加為傳統電阻式記憶體的記憶體容量的約1.2倍至約2倍，例如為約1.5倍至約1.9倍。

接著，參見第6圖，於第二電極175A、175B及電阻轉態層160上毯覆性形成層間介電層190，此層間介電層190具有平坦的上表面。層間介電層190可使為使用化學氣相沉積(CVD)法形成之氧化矽、氮化矽、氮氧化矽、或其它任何適合之介電材料、或上述之組合。化學氣相沉積法例如可為低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition，LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition，RTCVD)、電漿輔助化學氣相沉積法(plasma enhanced chemical vapor deposition，PECVD)、原子層化學氣相沉積法之原子層沉積法(atomic layer deposition，ALD)或其它常用的方法。

接著，參見第7圖，進行第三圖案化步驟以形成多個接觸孔以露出第一電極140與各第二電極175A、175B。與第一電極140相應之接觸孔直接設於堆疊120上且位於與第二電極175A、175B相應之接觸孔之間。接著，進行化學氣相沉積或物理氣相沉積，以於與第一電極140及各第二電極175A、175B相應之接觸孔中沈積金屬材料以形成一第一接觸插塞200及多個第二接觸插塞210。此第一接觸插塞200電性連接第一電極140，而此第二接觸插塞210分別電性連接各第二電極175A、175B。第一接觸插塞200及第二接觸插塞210的材料可包括Cu、Al、W、其它任何適合之金屬材料、或上述之組合。在一實施例中，第一接觸插塞200及第二接觸插塞210的材料可以不同。

接著，進行回焊或化學機械研磨製程以平坦化第一接觸插塞200及第二接觸插塞210，並完成如第1圖所示之電阻式記憶體100。

如第1圖及第7圖所示，第一接觸插塞200係設於多個第二電極對180之間，且電性連接第一電極140。應注意的是，在第7圖中，第一接觸插塞200與第二接觸插塞210並非位於同一剖面，故第7圖係以虛線表示第一接觸插塞200。由於本發明之第一接觸插塞200係設於多個第二電極對180之間，其並 不需要佔據堆疊120以外之面積，故可減少記憶體元件所佔之空間，更進一步微小化此記憶體元件並增加此電阻式記憶體之容量。另外，本發明與一般電阻式記憶體製程一樣，皆使用三道圖案化製程步驟，故本發明之製造方法並未增加額外之製程成本，即可達到增加記憶體容量之目的。

另外，雖然於第7圖中，第一接觸插塞200係位於第一電極140上並接觸第一電極140之上表面，然而，在另一實施例中，其亦可延伸進入第一電極140之中，或者貫穿第一電極140並接觸第一絕緣層130之上表面。在又一實施例中，第一接觸插塞200可延伸進入第一絕緣層130之中，或者貫穿第一絕緣層130並接觸基底110之上表面。應注意的是，雖然第1圖僅繪示兩組第二電極對180，然而本技術領域中具有通常知識者亦可形成兩組以上的第二電極對180。

綜上所述，本發明藉由將第一接觸插塞設於多個第二電極對之間，及將第二電極層圖案化成兩個第二電極，可在不增加圖案化製程步驟的情況下，更進一步微小化此記憶體元件並增加此電阻式記憶體之容量，例如增加約1.2倍至約2倍之容量。

雖然本發明的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動、替代與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧電阻式記憶體

110‧‧‧基底

120‧‧‧堆疊

130‧‧‧第一絕緣層

140‧‧‧第一電極

150‧‧‧第二絕緣層

160‧‧‧電阻轉態層

175A、175B‧‧‧第二電極

180‧‧‧第二電極對

200‧‧‧第一接觸插塞

210‧‧‧第二接觸插塞

Claims (12)

1. 一種電阻式記憶體，包括：一基底；一堆疊，包括：一第一絕緣層，設於該基底上；一第一電極，設於該第一絕緣層上；及一第二絕緣層，設於該第一電極上；一電阻轉態層，順應性覆蓋於該堆疊與該基底上；複數個第二電極對，上述第二電極對各具有兩個第二電極，分別順應性覆蓋於該電阻轉態層之相反側壁及相反邊之該基底上；一第一接觸插塞，設於該複數個第二電極對之間，其中該第一接觸插塞接觸該第一電極且電性連接至該第一電極；以及複數個第二接觸插塞，分別電性連接上述各第二電極。
2. 如申請專利範圍第1項所述之電阻式記憶體，其中該第一電極及該第二電極之材質各自獨立地包括TaN、TiN、TiAlN、TiW、Ag、Cu、AlCu、Pt、W、Ru、Al、Ni或上述之組合。
3. 如申請專利範圍第1項所述之電阻式記憶體，其中該電阻轉態層之材質包括Al、Hf、Cr、Cu、Ti、Co、Zn、Mo、Nb、Fe、Ni、W、Pb、Ta、La、Zr之氧化物、PrCaMnO3(PCMO)、SrTiO3(STO)、SrZrO3、或上述之組合。
4. 如申請專利範圍第1項所述之電阻式記憶體，其中該第一 電極、該第二電極及該電阻轉態層之厚度分別為1nm至50nm。
5. 如申請專利範圍第1項所述之電阻式記憶體，其中該第一接觸插塞及該第二接觸插塞各自獨立地包括Cu、Al或W。
6. 如申請專利範圍第1項所述之電阻式記憶體，其中該第一接觸插塞貫穿該第一電極並接觸該第一絕緣層之上表面。
7. 如申請專利範圍第1項所述之電阻式記憶體，其中該第一接觸插塞貫穿該第一絕緣層並接觸該基底之上表面。
8. 一種電阻式記憶體之製造方法，包括：提供一基底；形成一堆疊於該基底上，該堆疊包括：一第一絕緣層，設於該基底上；一第一電極，設於該第一絕緣層上；及一第二絕緣層，設於該第一電極上；形成一電阻轉態層，該電阻轉態層順應性覆蓋於該堆疊與該基底上；形成複數個第二電極對，上述第二電極對各具有兩個第二電極，分別順應性覆蓋於該電阻轉態層之相反側壁及相反邊之該基底上；形成一第一接觸插塞於該複數個第二電極對之間，該第一接觸插塞接觸該第一電極且電性連接至該第一電極；以及形成複數個第二接觸插塞，上述第二接觸插塞分別電性連接上述各第二電極。
9. 如申請專利範圍第8項所述之電阻式記憶體之製造方法， 其中該第一電極及該第二電極之材質各自獨立地包括TaN、TiN、TiAlN、TiW、Ag、Cu、AlCu、Pt、W、Ru、Al、Ni或上述之組合。
10. 如申請專利範圍第8項所述之電阻式記憶體之製造方法，其中該電阻轉態層之材質包括Al、Hf、Cr、Cu、Ti、Co、Zn、Mo、Nb、Fc、Ni、W、Pb、Ta、La、Zr之氧化物、PrCaMnO3(PCMO)、SrTiO3(STO)、SrZrO3、或上述之組合。
11. 如申請專利範圍第8項所述之電阻式記憶體之製造方法，其中該第一電極、該第二電極及該電阻轉態層之厚度分別為1nm至50nm。
12. 如申請專利範圍第8項所述之電阻式記憶體之製造方法，其中該第一接觸插塞及該第二接觸插塞各自獨立地包括Cu、Al或W。