JP2011009485A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体基板上に下部電極3が配設され、下部電極3上に抵抗が変化する抵抗変化素子4が配設され、抵抗変化素子4上に上部電極5が配設され、抵抗変化層4と上部電極5の側壁面には、抵抗変化層4のドライエッチング時に発生した反応生成物8が付着している。上部電極5(第1領域)はトレンチ形状7に加工され、反応生成物8はトレンチ形状7となった分断された上部電極9(第2領域の)の側壁面に付着する。上部電極の第1領域5は、上部電極5上に配設されたプラグ11に対して電気的に接続され、第2領域9は電気的に非接続であり、第1領域5と第2領域9とは、物理的に非接触構造である。
【選択図】図10
Description
2 バリア層(TaN/Ta)
3 下部電極(Ru)
4 抵抗変化層(NiO)
5 上部電極(Ru)
6 ハードマスク(SiO2/SiN)
7 トレンチ(上部電極)
7’ トレンチ(抵抗変化層)
8 エッチング生成物
9 分断された上部電極
10 保護膜
11 プラグ
12 フォトレジスト
20 基板
21 素子分離
22 ゲート絶縁膜
23 選択トランジスタ
24 ドレイン
25 層間絶縁膜
26 コンタクトホール
27 1層配線
28 層間絶縁膜
29 層間絶縁膜
31 MIM型素子における上部の第1の電極
32 金属酸化物からなる抵抗変化材料
33 MIM型素子における下部の第2の電極
34 MIM型抵抗変化素子におけるオン状態を担う電流経路
Claims (7)
- 半導体基板上に下部電極が配設され、当該下部電極上に抵抗が変化する抵抗変化素子が配設され、当該抵抗変化素子上に上部電極が配設される半導体記憶装置において、
前記上部電極は、当該上部電極上に配設されたプラグに対して電気的に接続された第1領域と、電気的に非接続である第2領域と、を有し、
前記第1領域と前記第2領域とは、物理的に非接触構造であることを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記上部電極及び前記下部電極は、Ru、Pt、Ni、Ti、Ta、W、Mo、Zrのうち少なくとも何れか1つの金属であることを特徴とする半導体記憶装置。 - 請求項1又は2に記載の半導体記憶装置において、
前記抵抗変化素子は、Ni、Ti、Ta、W、Zr、Hf、Cuのうち少なくとも何れか1つを含む酸化物であることを特徴とする半導体記憶装置。 - 請求項1乃至3の何れか一項に記載の半導体記憶装置において、
前記半導体基板上に形成された配線と前記抵抗変化素子の電極とが電気的に接続されることを特徴とする半導体記憶装置。 - 請求項1乃至3の何れか一項に記載の半導体記憶装置において、
前記半導体基板上に形成されたトランジスタのソース又はドレイン領域と前記抵抗変化素子の電極とが電気的に接続されることを特徴とする半導体記憶装置。 - 半導体基板上に下部電極が配設され、当該下部電極上に抵抗が変化する抵抗変化素子が配設され、当該抵抗変化素子上に上部電極が配設される半導体記憶装置の製造方法において、
前記上部電極の側壁部と前記抵抗変化素子の側壁部に、エッチング処理によりトレンチを形成する形成工程と、
前記上部電極の側壁部に形成された前記トレンチを前記エッチング処理により2つの領域に分断加工する分断加工工程と、
を有することを特徴とする半導体記憶装置の製造方法。 - 請求項6に記載の半導体記憶装置の製造方法において、
前記エッチング処理が、Cl2、BCl3、O2、Ar、CF4、CHF3、CH3OH、あるいはこれらの組み合わせにおいて、総ガス流量20〜200sccmの範囲内で、圧力5〜30mTorr、ソースパワー500〜1500W、バイアスパワー50〜300W、基板温度−50〜350℃で行われることを特徴とする半導体記憶装置の製造方法。
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