JP5684104B2 - メタルブリッジ型記憶装置の製造方法 - Google Patents

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Description

本発明の実施形態は、メタルブリッジ型記憶装置の製造方法に関する。
近年、平面型の不揮発性半導体記憶装置においては、メモリセルの微細化が限界を迎えつつある。このため、次世代の記憶装置として、メモリセルを立体的に配置した装置が多く提案されている。その中でも、ワード線とビット線との交差部に、可変抵抗素子を含むメモリセルを接続し、このメモリセルをアレイ状に配置した記憶装置、いわゆるクロスポイント型メモリは、特に高集積化に有利であると考えられている。
一方、メモリセルについても、強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）、磁気抵抗メモリ（ＭＲＡＭ：Magneto resistive Random Access Memory）、相変化メモリ（ＰＣＲＡＭ：Phase Change Random Access Memory）、抵抗変化型メモリ（ＲｅＲＡＭ：Resistance Random Access Memory）、分子メモリ及びメタルブリッジ型メモリ（ＣＢＲＡＭ：Conductive Bridging Random Access Memory）等が提案されている。しかしながら、このようなメモリセルを組み込んだクロスポイント型記憶装置においても、メモリセルの微細化に伴い、製造が困難になる。
米国特許公報２００７／０２２８３５４号公報
本発明の目的は、製造が容易なメタルブリッジ型記憶装置の製造方法を提供することである。
実施形態に係るメタルブリッジ型記憶装置の製造方法は、第１方向に延びる第１配線及び前記第１方向に延びる第１配線間絶縁膜が交互に配列された構造体を作製する工程と、前記構造体上に抵抗変化層を形成する工程と、前記抵抗変化層上にイオンメタル層を形成する工程と、前記イオンメタル層上に、前記第１方向に対して交差した第２方向に延び、相互に離隔した複数本の第２配線を形成する工程と、前記第２配線をマスクとして異方性エッチングを施すことにより、前記抵抗変化層を分断せずに前記イオンメタル層を分断する工程と、前記第２配線間に第２配線間絶縁膜を形成する工程と、を備える。
第１の実施形態に係るメタルブリッジ型記憶装置を例示する斜視断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係るメタルブリッジ型記憶装置の動作を例示する断面図である。 （ａ）〜（ｄ）は、第１の実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程斜視断面図である。 （ａ）〜（ｃ）は、第１の実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程斜視断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程斜視断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程断面図である。 （ａ）〜（ｃ）は、第２の実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程断面図である。 （ａ）〜（ｃ）は、第２の実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程断面図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係るメタルブリッジ型記憶装置を例示する斜視断面図である。
図１に示すように、本実施形態に係るメタルブリッジ型記憶装置１（以下、単に「装置１」ともいう）においては、シリコン基板１１が設けられており、シリコン基板１１上には多層配線層１２が設けられている。シリコン基板１１の上面及び多層配線層１２の内部には、装置１を駆動するための駆動回路（図示せず）が形成されている。多層配線層１２上には層間絶縁膜１３が設けられている。
層間絶縁膜１３上には、クロスポイント型のメモリ部が設けられている。メモリ部においては、それぞれ複数層のワード線配線層２１及びビット線配線層２２が設けられており、交互に積層されている。また、ワード線配線層２１とビット線配線層２２との間ごとに、１層の抵抗変化層２３が設けられている。すなわち、層間絶縁膜１３上には、下層側から順に、ワード線配線層２１、抵抗変化層２３、ビット線配線層２２、抵抗変化層２３、ワード線配線層２１、抵抗変化層２３、・・・が、この順に積層されている。各抵抗変化層２３は１枚の連続膜である。
ワード線配線層２１においては、シリコン基板１１の上面に対して平行な一方向（以下、「ワード線方向」という）に延びる複数本のワード線配線部２６が設けられている。ワード線配線層２１におけるワード線配線部２６間には、ワード線方向に延びる配線間絶縁膜２７が設けられている。各ワード線配線部２６においては、ワード線方向に延びるワード線ＷＬ、バリア層３２及び対向電極層３１が積層されている。対向電極層３１は、ワード線ＷＬと抵抗変化層２３との間に配置されており、バリア層３２は、ワード線ＷＬと対向電極層３１との間に配置されている。
従って、最下層のワード線配線層２１に属するワード線配線部２６においては、ワード線ＷＬの上面上のみにバリア層３２及び対向電極層３１が配置されている。すなわち、下層側から順に、ワード線ＷＬ、バリア層３２及び対向電極層３１が積層されている。一方、最下層以外のワード線配線層２１に属するワード線配線部２６においては、ワード線ＷＬの上面上及び下面上の双方にバリア層３２及び対向電極層３１が配置されている。すなわち、下層側から順に、対向電極層３１、バリア層３２、ワード線ＷＬ、バリア層３２及び対向電極層３１が積層されている。
ビット線配線層２２においては、シリコン基板１１の上面に対して平行であって、ワード線方向に対して交差、例えば直交する一方向（以下、「ビット線方向」という）に延びる複数本のビット線配線部２８が設けられている。ビット線配線層２２におけるビット線配線部２８間には、ビット線方向に延びる配線間絶縁膜２９が設けられている。各ビット線配線部２８においては、ビット線方向に延びるビット線ＢＬ、バリア層３４及びイオンメタル層３３が設けられている。イオンメタル層３３は、ビット線ＢＬと抵抗変化層２３との間に配置されており、バリア層３４は、ビット線ＢＬとイオンメタル層３３との間に配置されている。
従って、ビット線配線部２８においては、ビット線ＢＬの上面上及び下面上の双方に、バリア層３４及びイオンメタル層３３が配置されている。すなわち、下層側から順に、イオンメタル層３３、バリア層３４、ビット線ＢＬ、バリア層３４及びイオンメタル層３３が積層されている。
抵抗変化層２３は、例えば、ノンドープのアモルファスシリコン、シリコン酸化物、シリコン窒化物又は遷移金属酸化物によって形成されている。従って、抵抗変化層２３自体は絶縁性である。抵抗変化層２３は、ワード線方向及びビット線方向を含む平面に沿って連続的に設けられている。
対向電極層３１の材料は、導電性であることが必要であるが、それに加えて、トラップサイトが少なく、整流性を有することが好ましい。対向電極層３１は、例えば、不純物が導入されたポリシリコンにより形成されている。イオンメタル層３３には、抵抗変化層２３を形成する材料と反応せずに、抵抗変化層２３内を拡散でき、単体として析出したときに導電性を持つイオンとなるような材料が含まれている。このような材料としては、例えば、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、クロム（Ｃｒ）、鉄（Ｆｅ）、リチウム（Ｌｉ）、ナトリウム（Ｎａ）、カルシウム（Ｃａ）及び金（Ａｕ）がある。イオンメタル層３３は、例えば、銀を含む材料により形成されている。
ワード線ＷＬ及びビット線ＢＬは導電性材料により形成されており、例えば、金属により形成されている。特に、成膜及び加工が容易で、抵抗率が低い金属から形成されていることが好ましい。このような条件を満たす金属としては、例えば、タングステン（Ｗ）及びモリブデン（Ｍｏ）が挙げられる。ワード線ＷＬ及びビット線ＢＬは、コンタクト（図示せず）を介して駆動回路に接続されている。
バリア層３２は、ワード線ＷＬと対向電極層３１との密着性を確保し、ワード線ＷＬ又は対向電極層３１を構成する原子の拡散を防止できるような材料により形成されている。バリア層３４は、ビット線ＢＬとイオンメタル層３３との密着性を確保し、ビット線ＢＬ又はイオンメタル層３３を構成する原子の拡散を防止できるような材料により形成されている。バリア層３２及び３４は、例えば、チタン窒化物（ＴｉＮ）によって形成されている。また、層間絶縁膜１３、配線間絶縁膜２７及び配線間絶縁膜２９は絶縁性材料、例えば、シリコン酸化物によって形成されている。
次に、本実施形態に係るメタルブリッジ型記憶装置の動作について説明する。
図２（ａ）及び（ｂ）は、本実施形態に係るメタルブリッジ型記憶装置の動作を例示する断面図である。
なお、図２（ａ）及び（ｂ）においては、図を見やすくするために、バリア層は図示を省略されている。
図２（ａ）に示すように、本実施形態に係るメタルブリッジ型記憶装置１においては、１本のビット線ＢＬと１本のワード線ＷＬとの最近接部分を、１つのメモリセルＭＳとして使用する。各メモリセルＭＳにおいては、ビット線ＢＬとワード線ＷＬとの間に、イオンメタル層３３、抵抗変化層２３及び対向電極層３１が介在しており、これらは直列に接続されている。そして、抵抗変化層２３自体は高抵抗であるため、初期状態においては、ビット線ＢＬとワード線ＷＬとの間の抵抗状態は「高抵抗状態」にある。この状態を、例えば、値「０」とする。
図２（ｂ）に示すように、１本のビット線ＢＬに相対的に正極の電位（＋Ｖｓｅｔ）を印加し、１本のワード線ＷＬに相対的に負極の電位（ＧＮＤ）を印加すると、これらのビット線ＢＬとワード線ＷＬとの間において、イオンメタル層３３に含まれる銀原子が電子を失って陽イオンとなり、抵抗変化層２３内をワード線ＷＬに向かって移動する。そして、抵抗変化層２３内において対向電極層３１から供給された電子と結合し、析出する。このようにして、抵抗変化層２３内に、イオンメタル層３３から対向電極層３１にわたってフィラメント４０が形成され、これが電流経路となる。この結果、ビット線ＢＬとワード線ＷＬとの間の抵抗状態は「低抵抗状態」となる。この状態を、例えば、値「１」とする。なお、電位が相互に等しいビット線ＢＬとワード線ＷＬとの間には電圧が生じないため、フィラメントは形成されない。
次に、図２（ａ）に示すように、ビット線ＢＬに相対的に負極の電位（ＧＮＤ）を印加し、ワード線ＷＬに相対的に正極の電位（＋Ｖｓｅｔ）を印加すると、抵抗変化層２３内の銀原子が陽イオンとなり、ビット線ＢＬに向かって移動する。これにより、フィラメント４０が対向電極層３１から離隔する。この結果、ビット線ＢＬとワード線ＷＬとの間の抵抗状態は「高抵抗状態」に戻り、値「０」となる。このように、装置１においては、導電性イオンのマイグレーションにより、メモリセルの抵抗状態を「低抵抗状態」と「高抵抗状態」との間で切り替えることができる。これにより、各メモリセルＭＳに２値のデータを記憶することができる。
また、ワード線ＷＬの上面上及び下面上に形成されている対向電極層３１及びバリア層３２は、ワード線方向には延びているものの、ビット線方向においてはワード線ＷＬ毎に分断されている。一方、ビット線ＢＬの上面上及び下面上に形成されているイオンメタル層３３及びバリア層３４は、ビット線方向には延びているものの、ワード線方向においてはビット線ＢＬ毎に分断されている。抵抗変化層２３は、１枚の連続層として形成されており、ワード線方向及びビット線方向の双方に沿って拡がっているが、抵抗変化層２３自体は高抵抗である。また、フィラメント４０は、ビット線ＢＬとワード線ＷＬとの間の電界が最も強くなる方向、すなわち、上下方向に沿って形成され、ワード線方向又はビット線方向において隣り合うメモリセル間をつなぐような方向に沿っては形成されない。以上の事項より、ワード線方向又はビット線方向において隣り合うメモリセル間において、実効的な電流経路が形成されることがない。従って、装置１においては、メモリセルＭＳ間のリーク電流が極めて小さい。
次に、本実施形態に係るメタルブリッジ型記憶装置の製造方法について説明する。
図３（ａ）〜（ｄ）は、本実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程断面図であり、
図４は、本実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程斜視断面図であり、
図５（ａ）〜（ｃ）は、本実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程断面図であり、
図６は、本実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程斜視断面図であり、
図７（ａ）及び（ｂ）は、本実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程断面図であり、
図８（ａ）及び（ｂ）は、本実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程断面図であり、
図９は、本実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程斜視断面図であり、
図１０（ａ）及び（ｂ）は、本実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程断面図である。
先ず、図１に示すように、シリコン基板１１を用意する。そして、シリコン基板１１の上面に、ｐ形ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）及びｎ形ＭＯＳＦＥＴ等の回路素子を形成する。次に、シリコン基板１１上に多層配線層１２を形成する。これにより、装置１の駆動回路（図示せず）が形成される。次に、多層配線層１２上に、例えば、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition：低圧化学気相成長）法によりシリコン酸化物を堆積させて、層間絶縁膜１３を形成する。
以下に説明する図３（ａ）〜（ｄ）及び図５（ａ）〜（ｃ）は、ビット線方向に対して平行な断面を示す。
図３（ａ）に示すように、層間絶縁膜１３上に、例えばタングステン（Ｗ）を堆積させて、金属膜４１を成膜する。
次に、図３（ｂ）に示すように、金属膜４１上にフォトレジスト膜を形成し、リソグラフィ法によってワード線方向に延びるラインアンドスペース（Ｌ／Ｓ）パターンに加工する。これにより、金属膜４１上にレジストパターン４２が形成される。
次に、図３（ｃ）に示すように、レジストパターン４２をマスクとして、金属膜４１に対してＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチングを施す。これにより、金属膜４１を選択的に除去し、ワード線方向に延びる複数本のワード線ＷＬを形成する。
次に、図３（ｄ）に示すように、例えばシリコン酸化物を堆積させて、ワード線ＷＬを覆うように絶縁膜４３を成膜する。
次に、図４に示すように、ワード線ＷＬをストッパとして絶縁膜４３に対してＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）等の平坦化処理を施す。これにより、ワード線ＷＬ間に残留した絶縁膜４３が配線間絶縁膜２７となる。この結果、層間絶縁膜１３上に、ワード線方向に延びるワード線ＷＬ及びワード線方向に延びる配線間絶縁膜２７がビット線方向に沿って交互に配列された構造体が作製される。
次に、図５（ａ）に示すように、例えばウェットエッチングを施して、ワード線ＷＬの上部を除去する。これにより、ワード線ＷＬの上面を後退させて、配線間絶縁膜２７の上面よりも下方に位置させる。
次に、図５（ｂ）に示すように、配線間絶縁膜２７間であってワード線ＷＬの上面上に、バリア層３２を形成する。このとき、バリア層３２の厚さは、ワード線ＷＬの上面の後退量よりも小さくする。なお、図５（ｂ）においては、バリア層３２を平面状に描いているが、実際には、バリア層３２は、配線間絶縁膜２７及びワード線ＷＬからなる溝の内面に沿ったコ字形状となる場合もある。この場合においても、特に問題は生じない。次に、全面に導電膜４４を成膜する。
次に、図５（ｃ）に示すように、導電膜４４に対して配線間絶縁膜２７をストッパとしたＣＭＰを施す。これにより、導電膜４４がバリア層３２の直上域のみに残留し、対向電極層３１となる。この結果、配線間絶縁膜２７間に、ワード線ＷＬ、バリア層３２及び対向電極層３１がこの順に積層されて、ワード線方向に延びる複数本のワード線配線部２６が形成される。また、ワード線配線部２６及び配線間絶縁膜２７が交互に配列されたワード線配線層２１が形成される。このように、本実施形態においては、ＲＩＥ法及びダマシン法を組み合わせてワード線配線層２１を形成する。なお、図５（ａ）示すウェットエッチング工程のエッチング量は、バリア層３２及び対向電極層３１に必要とされる厚さから決定する。
次に、図６に示すように、ノンドープのアモルファスシリコンからなる抵抗変化層２３を全面に形成する。次に、例えば銀（Ａｇ）を含む金属層４５を全面に形成する。次に、バリア層４６を全面に形成する。抵抗変化層２３、金属層４５及びバリア層４６は、連続膜として形成する。
以下に説明する図７（ａ）及び（ｂ）並びに図８（ａ）及び（ｂ）は、ワード線方向に対して平行な断面を示す。
図７（ａ）に示すように、上述のワード線ＷＬと同様なＲＩＥ法により、バリア層４６上にビット線方向に延びる複数本のビット線ＢＬを形成する。
次に、図７（ｂ）に示すように、ビット線ＢＬをマスクとしてＲＩＥ等の異方性エッチングを施すことにより、バリア層４６及び金属層４５を選択的に除去する。これにより、バリア層４６が分断されて複数本のバリア層３４となり、金属層４５が分断されて複数本のイオンメタル層３３となる。このとき、抵抗変化層２３は積極的にはエッチングしない。但し、イオンメタル層３３を確実に分断するためには、エッチングはオーバー気味に行うことが好ましく、それに伴い、抵抗変化層２３の上部がエッチングされても問題はない。但し、この場合も、抵抗変化層２３は分断しない。
次に、全面にシリコン酸化物を堆積させて、ＣＭＰ等の平坦化処理を施すことにより、イオンメタル層３３、バリア層３４及びビット線ＢＬからなる積層体の相互間に、配線間絶縁膜２９を形成する。
次に、図８（ａ）に示すように、ウェットエッチング等を施すことにより、ビット線ＢＬの上部を除去する。
次に、図８（ｂ）に示すように、配線間絶縁膜２９間であってビット線ＢＬの上面上にバリア層３４を形成する。次に、全面に金属層４７を形成する。
次に、図９に示すように、金属層４７に対してＣＭＰ等の平坦化処理を施す。これにより、金属層４７がビット線ＢＬの直上域のみに残留し、イオンメタル層３３となる。これにより、配線間絶縁膜２９の相互間に、イオンメタル層３３、バリア層３４、ビット線ＢＬ、バリア層３４およびイオンメタル層３３がこの順に積層されたビット線配線部２８が形成される。この結果、抵抗変化層２３上に、ビット線配線部２８及び配線間絶縁膜２９がワード線方向に沿って交互に配列されたビット線配線層２２が形成される。このように、ビット線配線層２２も、ワード線配線層２１と同様に、ＲＩＥ法とダマシン法を組み合わせて形成する。
以下に説明する図１０（ａ）及び（ｂ）は、ビット線方向に対して平行な断面を示す。
図１０（ａ）に示すように、ビット線配線層２２上の全面に抵抗変化層２３を形成し、全面に導電膜４８を形成し、全面にバリア層４９を形成する。
次に、図１０（ｂ）に示すように、ＲＩＥ法により、バリア層４９上に複数本のワード線ＷＬを形成する。次に、ワード線ＷＬをマスクとしてＲＩＥ等の異方性エッチングを施す。これにより、バリア層４９が複数本のバリア層３２に分断され、導電膜４８が複数本の対向電極層３１に分断される。このとき、抵抗変化層２３は積極的にはエッチングしないが、対向電極層３１のエッチングに伴って、抵抗変化層２３の上部がエッチングされてもよい。但し、この場合も抵抗変化層２３は分断しない。次に、対向電極層３１、バリア層３２及びワード線ＷＬからなる積層体の相互間に、配線間絶縁膜２７を形成する。
次に、図１に示すように、上述の図５（ａ）〜（ｃ）に示す方法と同様に、ダマシン法により、ワード線ＷＬ上にバリア層３２及び対向電極層３１を形成する。これにより、２層目のワード線配線層２１が形成される。
以後、同様に、抵抗変化層２３、ビット線配線層２２、抵抗変化層２３、ワード線配線層２１、抵抗変化層２３、・・・の順に形成する。次に、コンタクト（図示せず）を形成し、ワード線ＷＬ及びビット線ＢＬを駆動回路に接続する。これにより、本実施形態に係るメタルブリッジ型記憶装置１が製造される。
次に、本実施形態の効果について説明する。
本実施形態においては、図７（ｂ）に示す工程において、ビット線ＢＬをマスクとしてバリア層４６及び金属層４５をエッチングすることにより、バリア層３４及びイオンメタル層３３を形成している。また、図１０（ｂ）に示す工程において、ワード線ＷＬをマスクとしてバリア層４９及び導電膜４８をエッチングすることにより、バリア層３２及び対向電極層３１を形成している。このように、本実施形態においては、バリア層３４及びイオンメタル層３３からなる積層体、並びに、バリア層３２及び対向電極層３１からなる積層体を、二方向に沿って分断してピラー形状に加工するのではなく、一方向のみに沿って分断してラインアンドスペース形状としている。この結果、エッチングにより形成されたこれらの積層体のパターンにおいて、座屈及び倒壊が生じにくい。
また、これらのエッチング工程において、抵抗変化層２３は積極的にはエッチングしていない。これにより、エッチングの際のアスペクト比を低く抑えることができ、パターンの座屈及び倒壊をより確実に防止することができる。
このように、本実施形態によれば、エッチングをＬ／Ｓパターンに沿って行い、また、抵抗変化層２３をエッチングせずにアスペクト比を低く抑えることにより、エッチングを容易にしている。これにより、メモリセルの集積度を向上させるためにワード線ＷＬ及びビット線ＢＬの配列周期を短縮しても、エッチングが困難になることを抑制できる。
一方、上述の如く、本実施形態に係るメタルブリッジ型記憶装置においては、メモリ部において、ワード線方向及びビット線方向の双方に延びる層は、抵抗が相対的に高い抵抗変化層２３のみであり、抵抗が相対的に低い層は必要な方向において分断されている。すなわち、対向電極層３１及びバリア層３２はビット線方向において分断されており、イオンメタル層３３及びバリア層３４はワード線方向において分断されている。このため、メモリセル間におけるリーク電流を十分に抑制することができる。
このように、本実施形態によれば、メモリセル間のリーク電流を抑えつつ、製造が容易なメタルブリッジ型記憶装置を実現することができる。
これに対して、仮に、対向電極層３１、バリア層３２、イオンメタル層３３及びバリア層３４も抵抗変化層２３と同様に連続膜とすると、これらの層をエッチングする必要がないため、加工は容易になるが、これらの層を介してリーク電流が流れてしまう。一方、仮に、抵抗変化層２３を、対向電極層３１、バリア層３２、イオンメタル層３３及びバリア層３４と共に、ワード線方向及びビット線方向の双方に沿ってマトリクス状に分断すると、リーク電流は効果的に抑制できるものの、パターン形状がピラー形状になると共に、アスペクト比が高くなる。このため、メモリセルを微細化するとエッチング加工が困難になり、エッチングできたとしても、パターンの倒壊及び座屈が発生しやすくなる。
なお、エッチングが困難にならず、パターンの倒壊及び座屈の発生率が有意に増加しない範囲内であれば、抵抗変化層２３の上部をエッチングしてもよい。これにより、対向電極層３１及びイオンメタル層３３をより確実に分断できると共に、リーク電流の発生をより確実に防止できる。
また、本実施形態においては、各配線層において、各配線の上方に形成される層をダマシン法によって形成している。すなわち、図５（ａ）〜（ｃ）に示す工程において、ワード線配線層２１を形成する際に、ワード線ＷＬの上部を除去して形成された配線間絶縁膜２７間の空間にバリア層３２及び対向電極層３１を形成し、図８（ａ）及び（ｂ）に示すように、ビット線ＢＬの上部を除去して形成された配線間絶縁膜２９間の空間にバリア層３４及びイオンメタル層３３を形成している。これにより、各配線上に、各配線に沿って延びる層を自己整合的に形成できると共に、各層間の界面制御が容易になる。また、配線をＲＩＥによって加工する際のアスペクト比が小さくなり、加工が容易になる。
次に、第２の実施形態について説明する。
本実施形態は、前述の第１の実施形態と比較して、ワード線ＷＬ及びビット線ＢＬの形成方法が異なっている。
図１１（ａ）〜（ｃ）及び図１２（ａ）〜（ｃ）は、本実施形態に係るメタルブリッジ型記憶装置の製造方法を例示する工程断面図である。
先ず、図１に示すように、前述の第１の実施形態と同様に、シリコン基板１１上に多層配線層１２及び層間絶縁膜１３を形成する。
次に、図１１（ａ）に示すように、例えば、シリコン窒化物を堆積させて、層間絶縁膜１３上の全面に芯材層５１を形成する。なお、芯材層５１の材料はシリコン窒化物には限定されず、後述する図１２（ａ）に示す工程において側壁加工を施す金属膜５４との間で選択比がとれる材料であればよく、例えばシリコン酸化物であってもよい。次に、芯材層５１上の全面にフォトレジスト膜を形成し、リソグラフィ法によってＬ／Ｓパターンに加工する。これにより、ワード線方向に延びるレジストパターン５２が形成される。
次に、図１１（ｂ）に示すように、レジストパターン５２をマスクとして、芯材層５１に対してＲＩＥ等の異方性エッチングを施す。これにより、芯材層５１を選択的に除去し、ワード線方向に延びる複数本の芯材５３を形成する。なお、必要に応じて、ウェットエッチング等を施して、芯材５３の幅を細くしてもよい。
次に、図１１（ｃ）に示すように、例えば、タングステン又はモリブデン等の金属を堆積させて、金属膜５４をコンフォーマルに成膜する。
次に、図１２（ａ）に示すように、金属膜５４に対して、ＲＩＥ等の異方性エッチングを施す。これにより、金属膜５４における層間絶縁膜１３の上面上及び芯材５３の上面上に配置された部分が除去されると共に、芯材５３の側面上に配置された部分が残留し、この側壁状の残留部分がワード線ＷＬとなる。これにより、レジストパターン５２の配列周期の半分の配列周期で、ワード線ＷＬが形成される。なお、上述の図１１（ｃ）に示す工程において、金属膜５４の膜厚は、ワード線ＷＬの配線幅が所望の値となるように決定する。
次に、図１２（ｂ）に示すように、ウェットエッチング等を施して、芯材５３を除去する。
次に、図１２（ｃ）に示すように、例えばシリコン酸化物等の絶縁材料を堆積させることにより、ワード線ＷＬを埋め込むように、絶縁膜５５を形成する。次に、ワード線ＷＬをストッパとしてＣＭＰ等の平坦化処理を施す。このとき、ワード線ＷＬの形状のバラツキを低減するために、平坦化処理をオーバー気味に施して、ワード線ＷＬの上端部を除去することが好ましい。これにより、図４に示すような構造体が作製される。このように、本実施形態においては、側壁法によりワード線ＷＬを形成する。
以後の工程は、図５〜図１０に示す工程と同様である。但し、本実施形態においては、ワード線ＷＬ及びビット線ＢＬを、前述の第１の実施形態のようなＲＩＥ法ではなく、上述のような側壁法によって形成する。この場合、各配線の下方に配置された各層のエッチングは、芯材５３を除去した後、絶縁膜５５を成膜する前に実施する。また、各配線の上方に配置する各層は、ダマシン法により形成する。
すなわち、図７（ｂ）に示すイオンメタル層３３及びバリア層３４を形成する工程においては、図７（ａ）に示すように金属層４５及びバリア層４６の上方にビット線ＢＬを形成し、図１２（ｂ）に示すように、芯材５３を除去した後、追加でＲＩＥを施して、ビット線ＢＬをマスクとしてバリア層４６及び金属層４５を選択的に除去する。その後、図１２（ｃ）に示すように、絶縁膜５５を成膜し、ＣＭＰ等の平坦化処理を施すことにより、図７（ｂ）に示すように、配線間絶縁膜２９を形成する。そして、図８（ａ）及び（ｂ）に示すように、ビット線ＢＬの上部を除去して上面を後退させ、バリア層３４及びイオンメタル層３３を形成する。
同様に、図１０（ｂ）に示す対向電極層３１及びバリア層３２を形成する工程においても、導電膜４８及びバリア層４９上にワード線ＷＬを形成し、図１２（ｂ）に示すように、芯材５３を除去した後、ワード線ＷＬをマスクとしたＲＩＥを施して、バリア層４９及び導電膜４８を選択的に除去する。その後、図１２（ｃ）に示すように、絶縁膜５５を成膜し、ＣＭＰを施すことにより、図１０（ｂ）に示すように、配線間絶縁膜２７を形成する。そして、ワード線ＷＬの上部を除去して上面を後退させ、バリア層３２及び対向電極層３１を形成する。
このように、本実施形態においては、側壁法及びダマシン法により、ワード線配線層２１及びビット線配線層２２を形成する。
本実施形態によれば、各配線、すなわち、ワード線ＷＬ及びビット線ＢＬを側壁法によって形成している。これにより、前述の第１の実施形態と比較して、ワード線ＷＬ及びビット線ＢＬの配列周期を短くしたときに、ワード線ＷＬ及びビット線ＢＬの加工の難易度を下げることができる。このため、メモリセルの集積度を増加させることが容易である。
一方、前述の第１の実施形態によれば、ワード線ＷＬ及びビット線ＢＬをＲＩＥ法により形成しているため、配線の形成に要する工程数が少なく、製造コストが低い。また、配線を形成するためのＲＩＥに際して、レジストパターンをマスクとしているため、エッチングに伴うダメージが少なく、ダメージに起因する抵抗率の増加を抑えることができる。このように、ＲＩＥ法及び側壁法はそれぞれに長所があるため、これらを考慮してどちらかを選択すればよい。
本実施形態における上記以外の構成、動作、製造方法及び効果は、前述の第１の実施形態と同様である。
なお、前述の第１の実施形態においては、ＲＩＥ法及びダマシン法により各配線層を形成し、前述の第２の実施形態においては、側壁法及びダマシン法により各配線層を形成する例を示したが、１つの装置を製造する際に、ＲＩＥ法及び側壁法の双方を用いてもよい。
また、前述の各実施形態においては、ワード線ＷＬと対向電極層３１との間にバリア層３２を設け、ビット線ＢＬとイオンメタル層３３との間にバリア層３４を設ける例を示したが、これらのバリア層を設けなくても、密着性の低下及び構成元素の拡散等の不具合が生じない場合には、これらのバリア層を省略してもよい。
更に、前述の各実施形態において、ワード線ＷＬとビット線ＢＬとを入れ替えてもよい。
以上説明した実施形態によれば、製造が容易なメタルブリッジ型記憶装置及びその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１：メタルブリッジ型記憶装置、１１：シリコン基板、１２：多層配線層、１３：層間絶縁膜、２１：ワード線配線層、２２：ビット線配線層、２３：抵抗変化層、２６：ワード線配線部、２７：配線間絶縁膜、２８：ビット線配線部、２９：配線間絶縁膜、３１：対向電極層、３２：バリア層、３３：イオンメタル層、３４：バリア層、４０：フィラメント、４１：金属膜、４２：レジストパターン、４３：絶縁膜、４４：導電膜、４５：金属層、４６：バリア層、４７：金属層、４８：導電膜、４９：バリア層、５１：芯材層、５２：レジストパターン、５３：芯材、５４：金属膜、５５：絶縁膜、ＢＬ：ビット線、ＷＬ：ワード線、ＭＳ：メモリセル

Claims (6)

  1. 第１方向に延びる第１配線及び前記第１方向に延びる第１配線間絶縁膜が交互に配列された構造体を作製する工程と、
    前記構造体上に抵抗変化層を形成する工程と、
    前記抵抗変化層上にイオンメタル層を形成する工程と、
    前記イオンメタル層上に、前記第１方向に対して交差した第２方向に延び、相互に離隔した複数本の第２配線を形成する工程と、
    前記第２配線をマスクとして異方性エッチングを施すことにより、前記抵抗変化層を分断せずに前記イオンメタル層を分断する工程と、
    前記第２配線間に第２配線間絶縁膜を形成する工程と、
    を備えたメタルブリッジ型記憶装置の製造方法。
  2. 前記第１配線の上部を除去することにより、前記第１配線の上面を前記第１配線間絶縁膜の上面よりも下方に位置させる工程と、
    前記第１配線間絶縁膜間であって前記第１配線の上面上に、対向電極層を形成する工程と、
    をさらに備えた請求項１記載のメタルブリッジ型記憶装置の製造方法。
  3. 第１方向に延びる第１配線及び前記第１方向に延びる第１配線間絶縁膜が交互に配列された構造体を作製する工程と、
    前記第１配線の上部を除去することにより、前記第１配線の上面を前記第１配線間絶縁膜の上面よりも下方に位置させる工程と、
    前記第１配線間絶縁膜間であって前記第１配線の上面上に、第１対向電極層を形成する工程と、
    前記第１配線間絶縁膜及び前記第１対向電極層の上方に第１抵抗変化層を形成する工程と、
    前記第１抵抗変化層上に第１イオンメタル層を形成する工程と、
    前記第１イオンメタル層上に、前記第１方向に対して交差した第２方向に延び、相互に離隔した複数本の第２配線を形成する工程と、
    前記第２配線をマスクとして異方性エッチングを施すことにより、前記第１抵抗変化層を分断せずに前記第１イオンメタル層を分断する工程と、
    前記第２配線間に第２配線間絶縁膜を形成する工程と、
    前記第２配線の上部を除去することにより、前記第２配線の上面を前記第２配線間絶縁膜の上面よりも下方に位置させる工程と、
    前記第２配線間絶縁膜間であって前記第２配線の上面上に、第２イオンメタル層を形成する工程と、
    前記第２配線間絶縁膜及び前記第２イオンメタル層の上方に第２抵抗変化層を形成する工程と、
    前記第２抵抗変化層上に第２対向電極層を形成する工程と、
    前記第２配線間絶縁膜及び前記第２対向電極層の上方に、前記第１方向に延び、相互に離隔した複数本の第３配線を形成する工程と、
    前記第３配線をマスクとして異方性エッチングを施すことにより、前記第２抵抗変化層を分断せずに前記第２対向電極層を分断する工程と、
    前記第３配線間に第３配線間絶縁膜を形成する工程と、
    前記第３配線の上部を除去することにより、前記第３配線の上面を前記第３配線間絶縁膜の上面よりも下方に位置させる工程と、
    前記第３配線間絶縁膜間であって前記第３配線の上面上に、第３対向電極層を形成する工程と、
    を備えたメタルブリッジ型記憶装置の製造方法。
  4. 前記第１抵抗変化層を形成する工程、前記第１イオンメタル層を形成する工程、前記第２配線を形成する工程、前記第１イオンメタル層を分断する工程、前記第２配線間絶縁膜を形成する工程、前記第２配線の上面を前記第２配線間絶縁膜の上面よりも下方に位置させる工程、前記第２イオンメタル層を形成する工程、前記第２抵抗変化層を形成する工程、前記第２対向電極層を形成する工程、前記第３配線を形成する工程、前記第２対向電極層を分断する工程、前記第３配線間絶縁膜を形成する工程、前記第３配線の上面を前記第３配線間絶縁膜の上面よりも下方に位置させる工程、及び、前記第３対向電極層を形成する工程を含むサイクルを、複数回繰り返す請求項３記載のメタルブリッジ型記憶装置の製造方法。
  5. 前記第２配線を形成する工程は、
    金属膜を形成する工程と、
    異方性エッチングを施すことにより、前記金属膜を選択的に除去する工程と、
    を有した請求項１〜４のいずれか１つに記載のメタルブリッジ型記憶装置の製造方法。
  6. 前記第２配線を形成する工程は、
    前記第２方向に延びる複数本の芯材を形成する工程と、
    前記芯材を覆うように金属層を形成する工程と、
    異方性エッチングを施すことにより、前記金属層を選択的に除去して前記芯材の側面上に残留させる工程と、
    前記芯材を除去する工程と、
    を有した請求項１〜４のいずれか１つに記載のメタルブリッジ型記憶装置の製造方法。
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