JP2020150212A - 半導体メモリ装置 - Google Patents
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Abstract
【課題】リセット動作の信頼性が低下しない半導体メモリ装置。【解決手段】半導体メモリ装置は,多階層化された第1〜4半導体メモリ101〜104を備えている。各半導体メモリは、クロスポイント型の半導体メモリであって,複数の相変化メモリ素子11を有している。また,各半導体メモリは、並列に配列された複数のワード線WL1〜4と、これらのワード線に交差する方向に沿って延びている複数のビット線BL1〜4と、ワード線とビット線の交差の交差領域に配置された記憶部121〜4と,を備えている。複数のビット線もワード線と同様に並列に配列される。各半導体メモリにおいて、各メモリ素子11は、対応するワード線と対応するビット線と、それぞれの交差領域に設けられた記憶部121〜4と、を備えている。【選択図】図1
Description
本発明の実施形態は、相変化メモリ素子を備えた半導体メモリ装置に関する。
交差する配線の交差領域に、記憶層として相変化材料(PCM(Phase-Change Material))を用いた相変化メモリ素子(以下、PCM素子とも云う)が設けられたクロスポイント型の半導体メモリが知られている。
この半導体メモリを多階層化して高集積化する場合、最下階層および最上階層のPCM素子の動作の信頼性が低下するという問題がある。
本実施形態は、高集積化してもPCM素子の動作の信頼性が低下するのを抑制することのできる半導体メモリ装置を提供する。
本実施形態の半導体メモリ装置は、第1方向に沿って延びた第1配線と、前記第1配線の上方に配置され前記第1方向に交差する第2方向に沿って延びた第2配線と、前記第1配線と前記第2配線との交差領域に配置され、相変化材料を含む第1記憶層を備えた第1メモリセルと、を備えた第1半導体メモリと、前記第2配線の上方に配置され前記第2方向に沿って延びた第3配線と、前記第3配線の上方に配置され前記第1方向に沿って延びた第4配線と、前記第3配線と前記第4配線との交差領域に配置され、相変化材料を含む第2記憶層を備えた第2メモリセルと、を備えた第2半導体メモリと、前記第1メモリセルの側部に形成された第1絶縁膜と、前記第2メモリセルの側部に形成された第2絶縁膜と、を備え、前記第1絶縁膜および前記第2絶縁膜の一方が他方よりも断熱性の高い材料を含む。
本発明による一実施形態の半導体メモリ装置は、第1方向に沿って延びた第1配線と、前記第1配線の上方に配置され前記第1方向に交差する第2方向に沿って延びた第2配線と、前記第1配線と前記第2配線との交差領域に配置され、相変化材料を含む第1記憶層を備えた第1メモリセルと、を備えた第1半導体メモリと、前記第2配線の上方に配置され前記第2方向に沿って延びた第3配線と、前記第3配線の上方に配置され前記第1方向に沿って延びた第4配線と、前記第3配線と前記第4配線との交差領域に配置され、相変化材料を含む第2記憶層を備えた第2メモリセルと、を備えた第2半導体メモリと、
前記第1メモリセルの側部に形成された第1絶縁膜と、前記第2メモリセルの側部に形成された第2絶縁膜と、を備え、前記第1絶縁膜および前記第2絶縁膜の一方が他方よりも断熱性の高い材料を含む。
前記第1メモリセルの側部に形成された第1絶縁膜と、前記第2メモリセルの側部に形成された第2絶縁膜と、を備え、前記第1絶縁膜および前記第2絶縁膜の一方が他方よりも断熱性の高い材料を含む。
(第1実施形態)
第1実施形態による半導体メモリ装置の断面を図1に示す。この第1実施形態の半導体メモリ装置は、多階層化された第1乃至第4半導体メモリ101〜104を備えている。各半導体メモリ10i(i=1,・・・,4)は、クロスポイント型の半導体メモリであって、複数の相変化メモリ素子(以下、メモリセルとも云う)11を有している。また、各半導体メモリ10i(i=1,・・・,4)は、並列に配列された複数(図では10個)のワード線WLiと、これらのワード線WLiに交差する方向に沿って延びている複数のビット線BLiと、ワード線WLiとビット線BLiの交差領域に配置された記憶部12iと、を備えている。複数のビット線BLi(i=1,・・・,4)もワード線WLiと同様に並列に配列される。すなわち、各半導体メモリ10i(i=1,・・・,4)において、各メモリセル11は、対応するワード線WLiと、対応するビット線BLiと、上記ワード線WLiと、上記ビット線BLiとの交差領域に設けられた記憶部12iと、を備えている。したがって、図2においては、各半導体メモリ10i(i=1,・・・,4)は、10個のメモリセル11を備えている。
第1実施形態による半導体メモリ装置の断面を図1に示す。この第1実施形態の半導体メモリ装置は、多階層化された第1乃至第4半導体メモリ101〜104を備えている。各半導体メモリ10i(i=1,・・・,4)は、クロスポイント型の半導体メモリであって、複数の相変化メモリ素子(以下、メモリセルとも云う)11を有している。また、各半導体メモリ10i(i=1,・・・,4)は、並列に配列された複数(図では10個)のワード線WLiと、これらのワード線WLiに交差する方向に沿って延びている複数のビット線BLiと、ワード線WLiとビット線BLiの交差領域に配置された記憶部12iと、を備えている。複数のビット線BLi(i=1,・・・,4)もワード線WLiと同様に並列に配列される。すなわち、各半導体メモリ10i(i=1,・・・,4)において、各メモリセル11は、対応するワード線WLiと、対応するビット線BLiと、上記ワード線WLiと、上記ビット線BLiとの交差領域に設けられた記憶部12iと、を備えている。したがって、図2においては、各半導体メモリ10i(i=1,・・・,4)は、10個のメモリセル11を備えている。
第1半導体メモリ101の各ワード線WL1は、第1方向(x方向)沿って延びており、これらのワード線WL1上に記憶部121が配置され、この記憶部121上にビット線BL1が配置されている。複数のビット線BL1はそれぞれ、上記第1方向に交差する第2方向(y方向)に沿って延びており、図2では1本しか表示されていない。複数のワード線WL1の間には、図示しない層間絶縁膜(例えば酸化シリコン)が配置されている。複数の記憶部121の間には、上記層間絶縁膜の材料よりも断熱性の高い材料からなる絶縁膜13aが配置されている。また、複数のビット線BL1の間には、図示しない層間絶縁膜が配置されている。この層間絶縁膜は、絶縁膜13aよりも断熱性が低い材料から構成される。
第1半導体メモリ101の各ビット線BL1上に上記第2方向に沿って第2半導体メモリの102のビット線BL2が配列される。これらのビット線BL2は、複数のビット線BL1と同様に並列に配列される。第2半導体メモリ102の各ビット線BL2上に記憶部122が配置される。各記憶部122上に第2半導体メモリ102のワード線WL2が配置される。これらのワード線WL2は、複数のワード線WL1と同様に、上記第1方向に沿って配列される。複数のビット線BL2の間、複数の記憶部122の間、および複数のワード線WL2の間には、図示しない層間絶縁膜が配置される。
第2半導体メモリ102の各ワード線WL2上に第3半導体メモリ103のワード線WL3が配置される。これらのワード線WL3はそれぞれ、第2半導体メモリ102のワード線WL2と同様に上記第1方向に沿って延びている。また、これらのワード線WL3上に第3半導体メモリ103の記憶部123が配置される。この記憶部123上に第3半導体メモリ103のビット線BL3が配置され、このビット線BL3は上記第2方向に沿って延びている。複数のワード線WL3の間、複数の記憶部123の間、および複数のビット線BL3の間には、図示しない層間絶縁膜が配置される。
第3半導体メモリ103の各ビット線BL3上に第4半導体メモリ104のビット線BL4が配置される。これらのビット線BL4はそれぞれ、複数のビット線BL1と同様に上記第2方向に沿って延びている。第4半導体メモリ104の各ビット線BL4上に記憶部124が配置される。各記憶部124上に第4半導体メモリ104のワード線WL4が配置される。これらのワード線WL4はそれぞれ、複数のワード線WL1と同様に、上記第1方向に沿って延びている。複数のビット線BL4の間に図示しない層間絶縁膜が配置される。複数の記憶部124の間に、上記層間絶縁膜の材料よりも断熱性の高い材料からなる絶縁膜13bが配置されている。また、複数のワード線WL4の間に図示しない層間絶縁膜が配置される。この層間絶縁膜は絶縁膜13bよりも断熱性が低い材料から構成される。
このように、第1実施形態および以下に説明する他の実施形態の半導体メモリ装置は、第1乃至第4半導体メモリ101〜104が、第1方向および第2方向に交差する第3方向(z方向)に沿って積層される。
また、各半導体メモリ10i(i=1,2,3,4)においては、図2に示すように、複数のワード線WLiはドライバ100Aに接続され、複数のビット線BLiはドライバ100Bに接続される。ドライバ100Aおよびドライバ100Bは、制御回路110に接続される。ドライバ100Aは、制御回路110からの指令に基づいて複数のワード線WLiのうちの1つのワード線を選択し、この選択したワード線に書き込み電圧を印加する。ドライバ100Bは、制御回路110からの指令に基づいて複数のビット線BLiのうちの1つのビット線を選択し、この選択したビット線に書き込み電圧を印加する。各ワード線WLiと各ビット線BLiとの交差領域にメモリセル11が配置され、このメモリセル11は、一端が対応するワード線WLiに接続され、他端が対応するビット線BLiに接続される。ドライバ100Aおよびドライバ100Bは、各半導体メモリ10i(i=1,2,3,4)に設けられてもよいが、全ての半導体メモリ101〜104に共通に設けられてもよい。
第1実施形態および以下の第2乃至第4実施形態のいずれかの半導体メモリ装置において、各半導体メモリ101〜104に用いられるメモリセル11は、図3Aに示す構造を備えている。このメモリセル11は、対応するワード線WLi(i=1,2,3,4)と対応するビット線BLiとの間に記憶部12iが設けられ、この記憶部12iは、スイッチング素子12aiと記憶層12biとが積層された構造を有している。図3Aに示す例では、スイッチング素子12aiがワード線WLi側に設けられ、記憶層12biがビット線BLi側に設けられているが、スイッチング素子12aiがビット線BLi側に設けられ、記憶層12biがワード線WLi側に設けられていてもよい。
スイッチング素子12aiは、図3Aに示すメモリセル11が選択されたとき、選択されない他のメモリセル11にワード線WLiまたはビット線BLiを介して書き込み電流が回り込まないようにする機能を有している。すなわち、スイッチング素子12aiはメモリセルを選択するために用いられる。また、このスイッチング素子12aiは、例えばAsGeTeSiNまたはSiTeが用いられる。
記憶層12biは、結晶相とアモルファス相との間で相変化する相変化材料を備えている。この相変化材料は、例えば1つの例としてカルコゲナイド合金(例えば、GeSbTe合金)を備えている。すなわち、カルコゲナイド合金はカルコゲナイドを含む、また、他の例として、AsSbTe合金、TaSbTe合金、NbSbTe合金、VSbTe合金、NbSbSe合金、VSbSe合金、WSbTe合金、MoSbTe合金、CrSbTe合金、WSbSe合金、MoSbSe合金、CrSbSe合金、またはSnSbTe合金が用いられる。この相変化材料は、熱して溶解させた後、緩冷(徐冷)した場合に結晶相になって抵抗値が低く、急冷した場合にアモルファス相になって抵抗値が高くなる。したがって、メモリセルの対応するワード線WLiと対応するビット線BLi間に電圧を印加して記憶部12iを熱し、その後、上記電圧の降下速度を速くすれば記憶部12iの相変化材料は急冷されてアモルファス相になって高抵抗状態になる。また、熱した後に、上記電圧の降下速度を遅くすれば、記憶部12iの相変化材料は徐冷されて結晶状態になって低抵抗状態となる。
なお、層間絶縁膜の材料よりも断熱性の高い材料からなる絶縁層13a、13bは、例えばポーラスシリコン、窒化シリコン、またはカーボンのいずれか1つを含んでいる。
なお、ワード線WLi(i=1,2,3,4)およびビット線BLiとしては、例えばWが用いられる。また、ワード線WLi(i=1,2,3,4)およびビット線BLiとしては、W/Ru/Moの積層構造を用いてよい。
このように構成された第1実施形態の半導体メモリ装置においては、最下階層の半導体メモリ101のメモリセル11および最上階層の半導体メモリ104のメモリセル11の少なくとも記憶層12b1および記憶層12b4の側面は断熱性の高い絶縁膜13aおよび絶縁膜13bによって覆われている。このため、最下階層の半導体メモリ101または最上階層の半導体メモリ104のメモリセル11に他の階層の半導体メモリのメモリセルと同様の書き込み電圧を印加した場合、記憶層から層間絶縁膜に逃げる熱が少なくなる。すなわち、最下階層の半導体メモリ101のメモリセル11および最上階層の半導体メモリ104のメモリセル11は、リセット電流が低減することが可能となり、リセット動作を行うことが可能となる。したがって、第1実施形態によれば、高集積化してもリセット動作の信頼性を低下するのを抑制することが可能な半導体メモリ装置を提供することができる。このため、ドライバによって書き込まれるメモリセルの個数を大きくすることが可能となり、同一階層に設けられる半導体メモリのメモリセルの個数が増加することができる。
(変形例)
図3Bにメモリセル11の変形例を示す。この変形例のメモリセル11は、第1実施形態および以下の第2乃至第4実施形態のいずれかの半導体メモリ装置において、半導体メモリ101〜104のメモリセルとして用いられる。この図3Bに示すメモリセル11は、図3Aに示すメモリセルにおいて、少なくとも記憶層12bi(i=1,2,3,4)の側面を覆うように断熱層12cが設けられている。この断熱層12cは、中間階層の半導体メモリ102、103の層間絶縁膜よりも断熱性が高い材料から構成される。メモリセル11間には断熱層12cよりも断熱性の低い層間絶縁膜が設けられる。断熱層12cは、スイッチング素子12a1、12a4の側面を覆うように設けられてもよい。
図3Bにメモリセル11の変形例を示す。この変形例のメモリセル11は、第1実施形態および以下の第2乃至第4実施形態のいずれかの半導体メモリ装置において、半導体メモリ101〜104のメモリセルとして用いられる。この図3Bに示すメモリセル11は、図3Aに示すメモリセルにおいて、少なくとも記憶層12bi(i=1,2,3,4)の側面を覆うように断熱層12cが設けられている。この断熱層12cは、中間階層の半導体メモリ102、103の層間絶縁膜よりも断熱性が高い材料から構成される。メモリセル11間には断熱層12cよりも断熱性の低い層間絶縁膜が設けられる。断熱層12cは、スイッチング素子12a1、12a4の側面を覆うように設けられてもよい。
この図3Bに示すメモリセル11を中間階層の半導体メモリ102、103のメモリセル11に用いた場合、最下階層および最上階層の半導体メモリ101、104のメモリセル間に、図1に示す第1実施形態と同様に、メモリセル11の周囲(側部)に断熱性の高い材料の絶縁膜13a、13bが設けられる。
また、最下階層および最上階層の半導体メモリ101、104のメモリセル11として、図3Bに示すメモリセル11を用いることも可能である。この場合は、中間階層の半導体メモリ102、103のメモリセル11間には、図3Bに示すメモリセル11を設けず、第1実施形態と同様に断熱性の低い層間絶縁膜が設けられる。半導体メモリ102、103のメモリセル11間にも図3Bに示すメモリセル11を設けることも可能であるが、この場合は、半導体メモリ101、104のメモリセル11における断熱層12cのy方向の膜厚は、半導体メモリ102、103のメモリセル11の断熱層12cのy方向の膜厚よりも厚くなる。
本変形例においても、高集積化してもリセット動作の信頼性を低下するのを抑制することが可能な半導体メモリ装置を提供することができる。
(比較例)
次に、比較例による半導体メモリ装置を図4に示す。この比較例の半導体メモリ装置は、図1に示す第1実施形態の半導体メモリ装置において、最下階層および最上階層の半導体メモリ101、104において、メモリセル11の周囲(側部)に配置した断熱性の高い絶縁膜13a、13bの代わりに、中間階層のメモリセル11の周囲に配置された層間絶縁膜と同じ材料、すなわち絶縁膜13a、13bよりも断熱性の低い絶縁膜を配置した構成を有している。
次に、比較例による半導体メモリ装置を図4に示す。この比較例の半導体メモリ装置は、図1に示す第1実施形態の半導体メモリ装置において、最下階層および最上階層の半導体メモリ101、104において、メモリセル11の周囲(側部)に配置した断熱性の高い絶縁膜13a、13bの代わりに、中間階層のメモリセル11の周囲に配置された層間絶縁膜と同じ材料、すなわち絶縁膜13a、13bよりも断熱性の低い絶縁膜を配置した構成を有している。
この比較例の半導体メモリ装置においては、第1半導体メモリ101のビット線BL1と、第2半導体メモリ102のビット線BL2が重なって配置され、第2半導体メモリ102のワード線WL2と第3半導体メモリ103のワード線WL3が重なって配置され、第3半導体メモリ103のビット線BL3と第4半導体メモリ104のビット線BL4が重なって配置されている。しかし、最下階層と最上階層の半導体メモリの最下層の配線(図4では、ワード線WL1)および最上層の配線(図4では、ワード線WL4)は、その他の重なっている配線、例えば第1半導体メモリ101のビット線BL1と第2半導体メモリ102のビット線BL2に比べて、他の配線と重なっておらず、厚さが薄くなっている。このため、対応するメモリセル11に、書き込み電圧を印加した場合に、配線抵抗が高い。
したがって、最下階層の半導体メモリ101と最上階層の半導体メモリ104のメモリセル11のリセット動作、すなわち、低抵抗状態(結晶状態)から高抵抗状態(アモルファス状態)にする動作が他の階層の半導体メモリ102、103のメモリセルに比べて、対応するビット線と対応するワード線に同じ書き込み電圧を与えても対応する記憶部12iに供給される書き込み電流が小さくなり、リセット動作が正常に行われない。このため、書き込み回路(ドライバ)によって書き込まれるメモリセルの個数を大きくすることができなくなり、同一階層に設けられる半導体メモリのメモリセルの個数が制限される。
(第1実施形態の半導体メモリ装置の製造方法)
次に、第1実施形態の半導体メモリ装置の製造方法について図5A乃至5Fを参照して説明する。
次に、第1実施形態の半導体メモリ装置の製造方法について図5A乃至5Fを参照して説明する。
図5Aに示すように、半導体層200上に配線材料層202を形成し、この配線材料層202上にメモリセル材料層204を形成する。その後、メモリセル材料層204上に第1方向(x方向)に沿って延びたラインアンドスペース形状のマスク205を形成する。このマスク205は例えば感光樹脂からなっており、リソグラフィー技術を用いて形成される。
次に、マスク205を用いてメモリセル材料層204に例えばRIE(Reactive Ion etching)を行い、第1方向(x方向)に沿って延びたライン状のパターン204aを形成する。その後、上記マスク205を用いて配線材料層202にRIEを行い、第1方向に沿って延びたライン状の配線202aを形成する(図5B)。この配線202aが例えば図1に示すワード線WL1となる。
続いて、図5Cに示すように、マスク205を除去した後、層間絶縁膜となる絶縁材料206を配線202aの側部が覆われるように形成し、その後、この絶縁材料206よりも断熱性の高い材料からなる絶縁膜208を、パターン204aの側部を埋め込むとともにパターン204aの上面を覆うように形成する。その後、CMP(Chemical Mechanical Polishing)を用いて絶縁膜208を平坦化し、パターン204aの上面を露出させる。
次に、図5Dに示すように、パターン204aを覆うように配線材料層210を形成し、この配線材料層210上に例えば感光樹脂からなるマスク211を形成する。このマスク213は、第2方向(y方向)に沿って延びたラインアンドスペース形状を有している。続いて、このマスク211を用いて配線材料層210をパターニングし、配線210aを形成する。配線210aは例えば図1に示すビット線BL1となる。
その後、上記マスク211を用いてパターン204aをパターニングし、メモリセル11を形成する。続いて、メモリセル11の第1方向に交差する側面を覆うように、絶縁材料206よりも断熱性の高い材料からなる絶縁膜を形成する。その後、マスク211を除去し、配線210a間を埋め込むとともに配線210aの上面を覆うように、図示しない層間絶縁膜を形成する。この層間絶縁膜を、CMPを用いて平坦化し、配線210aの上面を露出させる。
次に、図5Eに示すように、配線210aおよび上記層間絶縁膜を覆うように配線材料層212を形成し、その後、メモリセル材料層214を形成する。このメモリセル材料層214上にマスク215を形成する。このマスク215は第2方向(y方向)に沿って延びたラインアンドスペース形状を有し、配線210aに重なるように形成される。このマスク215を用いて、メモリセル材料層214をパターニングし、パターン214aを形成する。このパターン214aは、第2方向(y方向)に沿って延びたラインアンドスペース形状を有している。さらに、配線材料層212をパターニングし、配線212aを形成する。
その後、マスク215を除去し、配線212a間およびパターン214a間を埋め込むとともにパターン214a上を覆うように図示しない層間絶縁膜を形成する。続いて、上記層間絶縁膜を、CMPを用いて平坦化し、パターン214aの上面を露出させる。
次に、図5Fに示すように、上記図示しない層間絶縁膜およびパターン214a上に配線材料層216を形成し、この配線材料層216上にマスク218を形成する。このマスク216は、第1方向に沿って延びたラインアンドスペース形状を有し、配線202aに重なるように形成される。このマスク218を用いて、配線材料層216およびパターン214aをパタ−ニングし、配線216aおよびメモリセル11を形成する。配線216aは図1に示すワード線WL2となる。その後、マスク218を除去し、配線216a間およびメモリセル11間を埋め込むとともにメモリセル11上を覆うように図示しない層間絶縁膜を形成する。この層間絶縁膜を、CMPを用いて平坦化し、メモリセル11の上面を露出する。
続いて、図5A乃至5Fに示す工程を繰り返すことにより、半導体メモリ装置が完成する。このとき、図5Cに示す工程において、断熱性の高い絶縁膜208を形成する代わりに断熱性の低い層間絶縁膜206を形成する。また、最上階層の半導体メモリのメモリセルの側部に層間絶縁膜206よりも断熱性の高い絶縁膜208を形成する。
(第2実施形態)
第2実施形態による半導体メモリ装置を図6に示す。この第2実施形態の半導体メモリ装置は、図2に示す第1実施形態の半導体メモリ装置において、第1半導体メモリ101から断熱性の高い絶縁膜13aを削除するとともに第4半導体メモリ104から断熱性の高い絶縁膜13bを削除し、かつ記憶部121および記憶部124をそれぞれ記憶部12A1および記憶部12A4に置き換えた構成を有している。
第2実施形態による半導体メモリ装置を図6に示す。この第2実施形態の半導体メモリ装置は、図2に示す第1実施形態の半導体メモリ装置において、第1半導体メモリ101から断熱性の高い絶縁膜13aを削除するとともに第4半導体メモリ104から断熱性の高い絶縁膜13bを削除し、かつ記憶部121および記憶部124をそれぞれ記憶部12A1および記憶部12A4に置き換えた構成を有している。
第1半導体メモリ101の記憶部12A1および第4半導体メモリ104の記憶部12A4はそれぞれ、図4に示す記憶部12iに比べて、記憶層12biの幅が狭く、すなわち第2方向(y方向)の長さが小さくなっている。このため、他の半導体メモリ102,103の記憶層12biに比べて全体の体積が小さく、第1半導体メモリ101および第4半導体メモリ104のそれぞれの記憶層12biのリセット電流を小さくすることが可能となり、半導体メモリ102、103の場合と同じ書き込み電圧を印加してもリセット動作を正常に行うことができる。すなわち、リセット動作の信頼性を高くすることができる。
次に、第2実施形態の半導体メモリ装置の製造方法について図7Aを参照して説明する。図5Aおよび図5Bに示す工程まで、第1実施形態の半導体メモリ装置と同じ工程を行う。その後、図7Aに示すように、パターン204aに対して、積層方向(z方向)に対して傾いた方向からイオンビームを照射し、パターン204aのスリミングを行う。なお、スリミングは、パターン204aの第2方向(y方向)の長さが小さくなるように行ったが、パターン204aの第1方向(x方向)の長さが小さくなるように行ってもよい。また、パターン204aの第1方向および第2方向の長さがそれぞれ小さくなるように行ってもよい。
その後、図5C乃至図5Fで説明した工程を行い、その後、図5A乃至図5Fに示す工程を繰り返す。このとき、図5Cに示す工程において、絶縁膜208を形成する代わりに層間絶縁膜206を形成する。また、最上階層の半導体メモリのメモリセルにスリミングを行う。
なお、第2実施形態において、図7Bに示すように、記憶層12biとなるパターン204aは、下面から上面に向かって第2方向の長さが小さくなるテーパ形状を有していてもよい。すなわち、記憶層12biとなるパターン204aは、x―y平面で切断した断面の面積が下面から上面に向かって小さくなるテーパ形状を有していてもよい。また、記憶層12biとなるパターン204aは、第2方向の下面の長さが第2方向の上面の長さよりも長くてもよい。また、記憶層12biとなるパターン204aは、下面の面積が上面の面積よりも広くてもよい。
(第3実施形態)
第3実施形態による半導体メモリ装置を図8に示す。この第3実施形態の半導体メモリ装置は、図2に示す第1実施形態の半導体メモリ装置において、第1半導体メモリ101から断熱性の高い絶縁膜13aを削除するとともに第4半導体メモリ104から断熱性の高い絶縁膜13bを削除し、かつ第1半導体メモリ101のワード線WL1をワード線WLa1に置き換えるとともに記憶部121を記憶部12B1に置き換え、第4半導体メモリ104のワード線WL4をワード線WLa4に置き換えるとともに記憶部124を記憶部12B4に置き換えた構成を有している。
第3実施形態による半導体メモリ装置を図8に示す。この第3実施形態の半導体メモリ装置は、図2に示す第1実施形態の半導体メモリ装置において、第1半導体メモリ101から断熱性の高い絶縁膜13aを削除するとともに第4半導体メモリ104から断熱性の高い絶縁膜13bを削除し、かつ第1半導体メモリ101のワード線WL1をワード線WLa1に置き換えるとともに記憶部121を記憶部12B1に置き換え、第4半導体メモリ104のワード線WL4をワード線WLa4に置き換えるとともに記憶部124を記憶部12B4に置き換えた構成を有している。
ワード線WLa1およびワード線WLa4は、ワード線WL2およびワード線WL3に比べて幅が広く、すなわち第2方向(y方向)の長さが長く、かつ膜厚が厚く、すなわち第3方向(z方向)の長さが長くなっている。また、記憶部12B1および記憶部12B4は、記憶部122および記憶部123に比べて第2方向(y方向)の長さが長くなっている。なお、記憶部12B1および記憶部12B4の第2方向(y方向)の長さはそれぞれ、ワード線WLa1およびワード線WLa4の第2方向(y方向)の長さと同じになっている。これは、記憶部12B1、12B4とワード線WLa1、WLa4がそれぞれ同じマスクを用いて加工(パターニング)されるからであり、同じ長さである必要はない。
第3実施形態においては、ワード線WLa1およびワード線WLa4は、ワード線WL2、WL3に比べて第2方向(y方向)の長さが長くかつ第3方向(z方向)の長さが長くなっている。このため、図1に示す半導体メモリ装置に比べて配線抵抗の低減を図ることが可能となり、第1半導体メモリ101および第4半導体メモリ104のメモリセル11のリセット電流は第2および第3半導体メモリ102、103に比べて増加するが、リセット動作が安定し、リセット動作の信頼性を高くすることができる。なお、第3実施形態においては、ワード線WLa1およびワード線WLa4は、ワード線WL2、WL3に比べて第2方向(y方向)および第3方向(z方向)の長さを共に長くしたが、第2方向(y方向)の長さを長くし、第3方向(z方向)の長さを長くしなくてもよい。
なお、ワード線WLa1およびワード線WLa4は、ワード線WL2、WL3の第2方向(y方向)の長さおよび第3方向(z方向)の長さを同じにして、ワード線WL2、WL3の電気伝導率の高い材料を用いて形成しても同様に効果を得ることができる。
また、図8に示す第3実施形態においては、ワード線WL2とワード線WL3は、位置ズレが生じているが一部が重なっていればよい。これは、ワード線WL2を形成するマスクとワード線WL3を形成するマスクとの間に位置ずれが生じたためである。
(第4実施形態)
第4実施形態による半導体メモリ装置を図9に示す。この第4実施形態の半導体メモリ装置は、図2に示す第1実施形態の半導体メモリ装置において、第1半導体メモリ101から断熱性の高い絶縁膜13aを削除するとともに第4半導体メモリ104から断熱性の高い絶縁膜13bを削除し、かつ第1半導体メモリ101のワード線WL1をワード線WLb1に置き換えるとともに、第4半導体メモリ104のワード線WL4をワード線WLb4に置き換えた構成を有している。
第4実施形態による半導体メモリ装置を図9に示す。この第4実施形態の半導体メモリ装置は、図2に示す第1実施形態の半導体メモリ装置において、第1半導体メモリ101から断熱性の高い絶縁膜13aを削除するとともに第4半導体メモリ104から断熱性の高い絶縁膜13bを削除し、かつ第1半導体メモリ101のワード線WL1をワード線WLb1に置き換えるとともに、第4半導体メモリ104のワード線WL4をワード線WLb4に置き換えた構成を有している。
ワード線WLb1およびワード線WLb4は、第3方向の長さ(z方向)がワード線WL2およびワード線WL3の第3方向(z方向)の長さのよりも長く、例えば2倍の長さを有している。したがって、ワード線WLb1およびワード線WLb4の形成はそれぞれ、ワード線WL2またはワード線WL3の形成工程と同じ工程を2回繰り返して行う。
第4実施形態においては、ワード線WLb1およびワード線WLb4は、ワード線WL2、WL3に比べて第3方向(z方向)の長さが長くなっている。このため、図1に示す半導体メモリ装置に比べて配線抵抗の低減を図ることが可能となる。これにより、リセット動作が安定し、リセット動作の信頼性が高くすることができる。
なお、ワード線WLb1およびワード線WLb4は、ワード線WL2、WL3の第3方向(z方向)の長さと同じにして、ワード線WL2、WL3の電気伝導率の高い材料を用いて形成しても同様の効果を得ることができる。
以上説明したように、第1乃至第4実施形態のいずれかの半導体メモリ装置は、リセット動作の信頼性を高くすることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
101〜104・・・半導体メモリ、11・・・メモリセル、121〜124・・・記憶部、12A1,12A4・・・記憶部、12B1,12B4・・・記憶部、12ai(i=1,2,3、4)・・・スイッチング素子、12bi(i=1,2,3,4)・・・記憶層、12c・・・断熱層、13a,13b・・・絶縁膜、100A,100B・・・ドライバ、110・・・制御回路、BL1〜BL4・・・ビット線、WL1〜WL4・・・ワード線、WLa1,WLa4・・・ワード線、WLb1,WLb4・・・ワード線、200・・・半導体層、202・・・配線材料層、202a・・・配線、204・・・メモリセル材料層、204a・・・パターン、205・・・マスク、206・・・層間絶縁膜、208・・・絶縁膜、210・・・配線材料層、210a・・・配線、211・・・マスク、212・・・配線材料層、212a・・・配線、214・・・メモリセル材料層、214a・・・パターン、215・・マスク、216・・・配線材料膜、218・・・マスク、219・・・層間絶縁膜
Claims (7)
- 第1方向に沿って延びた第1配線と、前記第1配線の上方に配置され前記第1方向に交差する第2方向に沿って延びた第2配線と、前記第1配線と前記第2配線との交差領域に配置され、相変化材料を含む第1記憶層を備えた第1メモリセルと、を備えた第1半導体メモリと、
前記第2配線の上方に配置され前記第2方向に沿って延びた第3配線と、前記第3配線の上方に配置され前記第1方向に沿って延びた第4配線と、前記第3配線と前記第4配線との交差領域に配置され、相変化材料を含む第2記憶層を備えた第2メモリセルと、を備えた第2半導体メモリと、
前記第1メモリセルの側部に形成された第1絶縁膜と、
前記第2メモリセルの側部に形成された第2絶縁膜と、
を備え、
前記第1絶縁膜および前記第2絶縁膜の一方が他方よりも断熱性の高い材料を含む、半導体メモリ装置。 - 前記断熱性の高い材料は、ポーラスシリコン、窒化シリコン、またはカーボンのいずれか1つを含む請求項1記載の半導体メモリ装置。
- 第1方向に沿って延びた第1配線と、前記第1配線の上方に配置され前記第1方向に交差する第2方向に沿って延びた第2配線と、前記第1配線と前記第2配線との交差領域に配置され、相変化材料を含む第1記憶層を備えた第1メモリセルと、を備えた第1半導体メモリと、
前記第2配線の上方に配置され前記第2方向に沿って延びた第3配線と、前記第3配線の上方に配置され前記第1方向に沿って延びた第4配線と、前記第3配線と前記第4配線との交差領域に配置され、相変化材料を含む第2記憶層を備えた第2メモリセルと、を備えた第2半導体メモリと、
を備え、
前記第2方向における前記第1記憶層の長さおよび前記第2方向における前記第2記憶層の長さは、一方が他方よりも短い、半導体メモリ装置。 - 第1方向に沿って延びた第1配線と、前記第1配線の上方に配置され前記第1方向に交差する第2方向に沿って延びた第2配線と、前記第1配線と前記第2配線との交差領域に配置され、相変化材料を含む第1記憶層を備えた第1メモリセルと、を備えた第1半導体メモリと、
前記第2配線の上方に配置され前記第2方向に沿って延びた第3配線と、前記第3配線の上方に配置され前記第1方向に沿って延びた第4配線と、前記第3配線と前記第4配線との交差領域に配置され、相変化材料を含む第2記憶層を備えた第2メモリセルと、を備えた第2半導体メモリと、
を備え、
前記第2方向における前記第1配線の長さおよび前記第2方向における前記第4配線の長さは、一方が他方よりも長い、半導体メモリ装置。 - 第1方向に沿って延びた第1配線と、前記第1配線の上方に配置され前記第1方向に交差する第2方向に沿って延びた第2配線と、前記第1配線と前記第2配線との交差領域に配置され、相変化材料を含む第1記憶層を備えた第1メモリセルと、を備えた第1半導体メモリと、
前記第2配線の上方に配置され前記第2方向に沿って延びた第3配線と、前記第3配線の上方に配置され前記第1方向に沿って延びた第4配線と、前記第3配線と前記第4配線との交差領域に配置され、相変化材料を含む第2記憶層を備えた第2メモリセルと、を備えた第2半導体メモリと、
を備え、
前記第1方向および前記第2方向を含む平面に交差する第3方向における前記第1配線の長さおよび前記第3方向における前記第4配線の長さは、一方が他方よりも長い、半導体メモリ装置。 - 前記第1メモリセルおよび第2メモリセルの少なくとも一方は、前記一方のメモリセルを選択するスイッチング素子と、前記記憶層の側部に配置された断熱層と、を更に備えた請求項1乃至5のいずれかに記載の半導体メモリ装置。
- 前記第1記憶層および前記第2記憶層の少なくともいずれかは、カルコゲナイドを含む、請求項1乃至6のいずかに記載の半導体メモリ装置。
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