CN101506980B - 非易失性半导体存储装置及其制造方法 - Google Patents

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Abstract

本发明的非易失性半导体存储装置(10)备有基板(11)、形成在基板(11)上的下层电极布线(15)、配置在包含下层电极布线(15)的基板(11)上并在与下层电极布线(15)相对的位置上形成接触孔的层间绝缘层(16)、与下层电极布线(15)连接的电阻变化层(18)、和与电阻变化层(18)连接并形成在电阻变化层(18)上的非欧姆性元件(20)，非欧姆性元件(20)由多个半导体层的层叠结构，金属电极体层和绝缘层的层叠结构或金属电极体层和半导体层的层叠结构形成，在接触孔中埋入形成上述层叠结构中的某一层，并且，层叠结构的其它层内的半导体层或绝缘体层具有比接触孔的开口大的面积，由在层间绝缘层(16)上形成的构成形成。

Description

非易失性半导体存储装置及其制造方法
技术领域
本发明涉及用电阻变化层的交叉点型的非易失性半导体存储装置，特别是涉及将二极管串联地插入到电阻变化层中构成。
背景技术
近年来，伴随着电子设备中的数字技术的进展，为了保存音乐，图像，信息等的数据，正在活跃地进行大容量并且非易失性的半导体存储装置的开发。例如，已经在许多领域中使用着将强电介质用作电容元件的非易失性半导体存储装置。进一步，用通过在用这种强电介质电容的非易失性存储装置上加上电脉冲改变电阻值，继续保持该状态的材料的非易失性半导体存储装置(以下，称为ReRAM)容易取得与通常的半导体处理的匹配性这点令人注目。
例如，已经表示了在由1个晶体管和1个存储部构成的ReRAM中，可以原封不动地使用以往的DRAM步骤的装置构成(例如，请参照专利文献1)。该ReRAM由晶体管和与该晶体管的漏极连接着的非易失性的存储部构成。而且，该存储部具有在上部电极和下部电极之间夹持着通过电流脉冲使电阻可逆地变化的电阻变化层的构成。作为电阻变化层，正在用氧化镍膜(NiO)，氧化钒膜(V2O5)，氧化锌膜(ZnO)，氧化铌膜(Nb2O5)，氧化钛膜(TiO2)，氧化钨膜(WO3)或氧化钴膜(CoO)等。这种迁移金属氧化膜，当加上阈值以上的电压或电流时表示特定的电阻值，继续保持该电阻值直到加上新的电压或电流为止是众所周知的，并且具有能够原封不动地使用以往的DRAM步骤进行制作的特征。
上述例子由1个晶体管和1个非易失性存储部的构成形成，但是也表示了用钙钛矿结构材料的交叉点型的ReRAM(例如，请参照专利文献2)。该ReRAM，在基板上形成带状的下部电极，覆盖下部电极地在整个面上形成活性层。作为活性层，用通过电脉冲使电阻可逆地变化的电阻变化层。在活性层上，形成与下部电极正交的带状的上部电极。这样，夹着活性层下部电极和上部电极交叉的区域成为存储部，下部电极和上部电极分别作为字线或位线中的某一个起作用。通过形成这种交叉点型构成，能够实现大容量化。
在交叉点型的ReRAM的情形中，当读取在交叉点形成的电阻变化层的电阻值时，为了避免其它行和列的电阻变化层的影响对电阻变化层串联地插入二极管。
例如，已经揭示了具有备有取相互平行的间隔地配列的2条以上的位线、取相互平行的间隔，在与上述位线交叉的方向上形成的2条以上的字线、处在位线和字线交叉的位置上，并且在位线上形成的电阻构造体、和以与该电阻构造体和字线接触的方式在电阻构造体上形成的二极管构造体的基板、在该基板上形成的下部电极、在下部电极上形成的电阻构造体、在电阻构造体上形成的二极管构造体、和在二极管构造体上形成的上部电极的ReRAM(例如，请参照专利文献3)。
通过形成这种构成，单位单元构造能够形成1个二极管构造体和1个电阻构造体的连续层叠构造，也能够简单地实现阵列单元构造。
另外，也已经表示了在交叉点型构成的ReRAM中，在X方向的导电阵列线和Y方向的导电阵列线的交点部分中形成存储器插头的构成(例如，请参照专利文献4)。该存储器插头由7层构成，被2层的电极层夹着的复合金属氧化物是存储元件，在该存储元件上形成的金属-绝缘物-金属(MIM)构造构成非欧姆性元件。
而且，即便在MRAM等中也可以用交叉点型构成，正在对同样的课题进行种种研讨。例如，也已经表示了在层叠字线，电阻变化层图案，半导体层图案和位线的构成中，电阻变化层图案和半导体层图案或半导体层图案和位线形成肖特基二极管的构成(例如，请参照专利文献5)。
或者，也已经表示了在具有多条字线、多条位线和存储器单元的电阻性交点阵列的MRAM中，存储器单元与位线和分离二极管连接，分离二极管进一步与各条字线连接的构成(例如，请参照专利文献6)。已经表示了作为该分离二极管，形成肖特基金属-半导体二极管，金属部分为铂(Pt)是合适的。
专利文献1：日本专利特开2004-363604号公报
专利文献2：日本专利特开2003-68984号公报
专利文献3：日本专利特开2006-140489号公报
专利文献4：美国专利第6,753,561号说明书
专利文献5：日本特开2003-197880号专利公报
专利文献6：日本特开2003-273335号专利公报
发明内容
在上述第1例中，也记述了具有开关功能的1个二极管和1个电阻体的构成，但是完全没有记载和暗示电阻体和二极管的具体构造。进一步，在第2例中表示了交差点构成，但是在该例子中与上述同样完全没有记载和暗示串联连接二极管和它的具体构造。
与此相对，在第3例中，表示了在下部电极上形成电阻构造体，进一步在该电阻构造体上形成二极管构造体，在二极管构造体上形成上部电极的构成，表示了该二极管构造体是用由NiO和TiO2等构成的p型氧化物和n型氧化物形成的。但是，因为在该第3例中记载的二极管构造体形成与电阻构造体相同的外形尺寸，所以要使二极管构造体的电流容量大是困难的。当二极管构造体的电流容量小时，具有不能够充分流过写入所需的电流，阻害ReRAM的稳定工作那样的课题。
另外，在第4例中，具有因为在存储器插头内形成全部电阻变化层和MIM构造的非欧姆性元件，所以制造方法变得复杂的课题。进一步，在该构成中，因为非欧姆性元件具有与电阻变化层相同的形状，所以也不能够增大电流容量。因此，与上述同样具有阻害ReRAM的稳定工作那样的课题。
本发明就是为了解决上述以往课题提出的，本发明的目的是提供在将非欧姆性元件和电阻变化层组合起来的交叉点型构成中能够确保充分的电流容量，可以稳定工作的非易失性半导体存储装置。
为了达到上述目的，本发明的非易失性半导体存储装置备有基板、在该基板上形成的带状的下层电极布线、配置在包含下层电极布线的基板上，在与下层电极布线对置的位置上形成接触孔的层间绝缘层、与下层电极布线连接的电阻变化层、和与电阻变化层连接，在电阻变化层上形成的非欧姆性元件，非欧姆性元件由多个半导体层的层叠结构，金属电极体层和绝缘层的层叠结构或金属电极体层和半导体层的层叠结构形成，在接触孔中埋入形成上述层叠结构中的某一层，并且层叠结构的其它层内的半导体层或绝缘体层由具有比接触孔的开口大的面积，在层间绝缘层上形成的构成形成。
通过形成这种构成，不仅能够使非欧姆性元件的制造步骤简略化，而且能够实现元件特性的零散小，再现性良好，并且能够确保充分的电流容量的非易失性半导体存储装置。
另外，在上述构成中，也可以将层间绝缘层，电阻变化层和非欧姆性元件作为1个构成单位，层叠多个构成单位。
通过形成这种构成，能够实现一面使非欧姆性元件的元件特性的零散小，再现性良好，并且确保充分的电流容量，一面具有非常大容量的存储部的非易失性半导体存储装置。
另外，在上述构成中，构成非欧姆性元件的层叠结构的其它层也可以在层间绝缘层上形成与下层电极布线交叉的带状。通过形成这种构成，能够容易地形成上述层叠结构的其它层的图案。另外，当作为其它层具有金属电极体层时，因为也能够将该金属电极体层用作上层电极布线的一部分，所以能够使制造步骤进一步简略化。
另外，在上述构成中，也可以进一步具有在非欧姆性元件上与非欧姆性元件连接，与下层电极布线交叉的带状的上层电极布线。通过形成这种构成，因为能够与非欧姆性元件独立地设置上层电极布线，所以能够分别选择最适合的材料。另外，例如当在形成了包含晶体管等的有源元件的半导体电路的硅单晶基板上形成电阻变化层和非欧姆性元件时，也能够容易地进行上层电极布线和上述有源元件的电连接。
另外，在上述构成中，非欧姆性元件是由绝缘体层和夹着该绝缘体层的金属电极体层的3层层叠结构形成的MIM二极管，也可以在接触孔中埋入形成电阻变化层侧的金属电极体层。或者，非欧姆性元件是由半导体层和夹着该半导体层的金属电极体层的3层层叠结构形成的MSM二极管，也可以在接触孔中埋入形成电阻变化层侧的金属电极体层。
通过形成这种构成，能够容易地得到具有大的电流容量，并且特性零散小的非欧姆性元件。
另外，在上述构成中，非欧姆性元件是由p型半导体层和n型半导体层的2层层叠结构形成的pn结二极管，也可以在接触孔中埋入p型半导体层或n型半导体层。通过形成这种构成，利用二极管的整流特性，能够进一步减少读入和写入时的串扰。另外，也能够使它的电路构成简略化。
另外，在上述构成中，非欧姆性元件是由半导体层和金属电极体层的2层层叠结构形成的肖特基二极管，也可以在接触孔中埋入金属电极体层。在这种肖特基二极管构成的情形中，因为许多载流子是支配性的，所以能够增大电流容量，并且能够进行高速工作。
另外，本发明的非易失性半导体存储装置的制造方法由包含在基板上形成带状的下层电极布线的步骤、在包含下层电极布线的基板上形成层间绝缘层的步骤、在与层间绝缘层的下层电极布线对置的位置上形成接触孔的步骤、残留层间绝缘层的表面侧的一部分，在接触孔中埋入形成电阻变化层的步骤、在接触孔的表面侧，进一步埋入形成构成非欧姆性元件的层叠结构中的至少一层的步骤、和在层间绝缘层上，形成构成非欧姆性元件的层叠结构中的其它层，它的面积至少比接触孔的开口大的步骤的方法构成。
通过用这种方法，因为在接触孔中埋入构成非欧姆性元件的层叠结构中的至少一层，能够在与层间绝缘层同一平面上形成非常平滑的表面，所以能够良好地形成非欧姆性元件的界面状态。结果，能够抑制由电场集中等引起的耐压降低及其零散，并且能够增大电流容量。
另外，在上述方法中，在接触孔中埋入形成上述电阻变化层的步骤包含在接触孔内和层间绝缘层上，形成由与电阻变化层同一材料构成的第1堆积膜的步骤、和除去覆盖层间绝缘层的表面的第1堆积膜的步骤，
也可以作为在接触孔的表面侧，进一步埋入形成构成非欧姆性元件的层叠结构中的至少一层的步骤包含除去接触孔中的第1堆积膜的一部分，形成由接触孔和第1堆积膜作成的凹部的步骤、在凹部内和层间绝缘层上，形成由与上述1层同一材料构成的第2堆积膜的步骤、和除去层间绝缘层上的第2堆积膜的步骤的方法。
通过用这种方法，能够分别确实地在接触孔中埋入形成电阻变化层和构成非欧姆性元件的层叠结构中的1层。
另外，在上述方法中，也可以作为进一步重复从形成层间绝缘层的步骤到在层间绝缘层上形成构成非欧姆性元件的层叠结构中的其它层的步骤形成并层叠电阻变化层和非欧姆性元件的方法。通过用这种方法，能够实现具有更大容量的存储部的非易失性半导体存储装置。
另外，在上述方法中，也可以作为使构成非欧姆性元件的上述层叠结构中的其它层，在层间绝缘层上形成与下层电极布线交叉的带状的方法。通过用这种方法，能够容易地进行上述层叠结构的其它层的图案形成步骤。另外，因为当作为其它层包含并形成金属电极体层时，也能够将该金属电极体层用作上层电极布线的一部分，所以能够进一步使制造步骤简略化。
另外，在上述方法中，也可以作为在非欧姆性元件上，进一步形成与该非欧姆性元件连接，与下层电极布线交叉的带状的上层电极布线的方法。通过用这种方法，因为能够与非欧姆性元件独立地设置上层电极布线，所以能够分别选择最适合的材料，能够分别进行适合的处理。另外，例如当用形成了包含晶体管等的有源元件的半导体电路的硅单晶基板时，也能够容易地进行上层电极布线和上述有源元件的电连接。
另外，本发明的上述目的，其它目的，特征和优点，可以通过参照附图，从以下优先的实施方式的详细说明变得很清楚。
本发明的非易失性半导体存储装置，在对各个电阻变化层串联地设置非欧姆性元件的交点构成中，因为在接触孔中埋入形成构成非欧姆性元件的层中的至少1层，所以起到能够一面使制造步骤简略化一面增大电流容量，并且使非欧姆性元件的特性稳定化的重大效果。
附图说明
图1(a)是说明本发明的第1实施方式的非易失性半导体存储装置的构成的平面图，图1(b)是从箭头方向看1A-1A线的剖面的剖面图。
图2(a)是用于表示第1实施方式中的非易失性半导体存储装置的存储部和非欧姆性元件的构成的主要部分的部分放大图的平面图，图2(b)是从箭头方向看2A-2A线的剖面的剖面图。
图3是说明第1实施方式的非易失性半导体存储装置的概略的电路构成的方框图。
图4是表示在第1实施方式的非易失性半导体存储装置的制造方法中，在形成有源元件的基板上直到形成层间绝缘层，进一步直到形成接触孔的步骤的图。图4(a)是形成了层间绝缘层的状态的剖面图，图4(b)是形成了接触孔的状态的平面图，图4(c)是从箭头方向看图4(b)所示的3A-3A线的剖面的剖面图。
图5是表示在第1实施方式的非易失性半导体存储装置的制造方法中，在接触孔中埋入电阻变化层和埋入电极的步骤的图。图5(a)是形成了成为电阻变化层的电阻薄膜层的状态的剖面图，图5(b)是用CMP除去了层间绝缘层上的电阻薄膜层的状态的剖面图，图5(c)是进一步通过过研磨除去了接触孔中的电阻变化层的一部分的状态的剖面图，图5(d)是形成了成为埋入电极的电极薄膜层的状态的剖面图。
图6是在第1实施方式的非易失性半导体存储装置的制造方法中，在接触孔中埋入形成了电阻变化层和埋入电极的状态的图。图6(a)是平面图，图6(b)是从箭头方向看图6(a)所示的4A-4A线的剖面的剖面图。
图7是在第1实施方式的非易失性半导体存储装置的制造方法中，形成了绝缘体层和上部电极的状态的图。图7(a)是平面图，图7(b)是从箭头方向看图7(a)所示的4A-4A线的剖面的剖面图。
图8是表示在第1实施方式的非易失性半导体存储装置的变形例的制造方法中，在设置在层间绝缘层中的接触孔中埋入形成电阻变化层的步骤的图。图8(a)是形成了接触孔的状态的剖面图，图8(b)是形成了成为电阻变化层的电阻薄膜层的状态的剖面图，图8(c)是用CMP除去了层间绝缘层上的电阻薄膜层的状态的剖面图，图8(d)是进一步通过过研磨除去了接触孔中的电阻变化层的一部分的状态的剖面图。
图9是表示在第1实施方式的非易失性半导体存储装置的变形例的制造方法中，在接触孔中埋入形成电阻变化层和埋入电极，直到形成用于在层间绝缘层中埋入形成绝缘体层和上部电极的沟的步骤的图。图9(a)是形成了成为埋入电极的电极薄膜层的状态的图，图9(b)是用CMP除去了层间绝缘层上的电极薄膜层的状态的剖面图，图9(c)是进一步形成了层间绝缘层的状态的剖面图，图9(d)是在该层间绝缘层中形成了沟的状态的剖面图。
图10是表示在第1实施方式的非易失性半导体存储装置的变形例的制造方法中，在沟中埋入形成绝缘体层和上部电极的步骤的图。图10(a)是在含有沟的层间绝缘层上形成了成为绝缘体层的绝缘薄膜层和成为上部电极的电极薄膜层的状态的剖面图，图10(b)是用CMP除去了层间绝缘层上的电极薄膜层和绝缘薄膜层埋入到沟中的状态的剖面图。
图11是用于说明本发明的第2实施方式的非易失性半导体存储装置的构成的剖面图。
图12是表示作为本发明的第3实施方式的非易失性半导体存储装置的主要部分的存储部和非欧姆性元件的构成的剖面图。
图13是表示作为本发明的第4实施方式的非易失性半导体存储装置的主要部分的存储部和非欧姆性元件的构成的剖面图。
图14是表示作为本发明的第5实施方式的非易失性半导体存储装置的主要部分的存储部和非欧姆性元件的构成的剖面图。图14(a)是平面图，图14(b)是从箭头方向看14A-14A线的剖面的剖面图。
其中：
5字线解码器
6位线解码器
7读出电路
10，40，70，90，100非易失性半导体存储装置(ReRAM)
11基板
12有源元件
12a源极区域
12b漏极区域
12c栅极绝缘膜
12d栅极电极
13，14半导体层间绝缘层
15，15a，71，91，91a，101，101a下层电极布线
16，30，31，92，109层间绝缘层
17存储部(第1存储部)
18，76，94，104电阻变化层
19，79，95，105埋入电极(金属电极体层)
20非欧姆性元件(第1非欧姆性元件)
21，34，107绝缘体层
22，35，81，99，108上部电极
23绝缘保护层(第1层间绝缘层)
24，25，28，50，51埋入导体
26半导体电极布线
27，27a上层电极布线(第1上层电极布线)
29接触孔
30a第1绝缘层
30b第2绝缘层
32沟
41第2存储部(存储部)
42第2电阻变化层
43第2埋入电极
44第2非欧姆性元件(非欧姆性元件)
45第2绝缘体层
46第2上部电极
47第2层间绝缘层
48第3层间绝缘层
49，49a第2上层电极布线
52第4层间绝缘层
53第3存储部(存储部)
54第3电阻变化层
55第3埋入电极
56第3非欧姆性元件(非欧姆性元件)
57第3绝缘体层
58第3上部电极
59第3上层电极布线
60绝缘保护层
75存储部
72下部布线
73，73a，77，82连接电极
75，93，103存储部
78，96，106非欧姆性元件
80半导体层
97p型半导体层
98n型半导体层
110上层电极布线
181电阻薄膜层
191，351电极薄膜层
341绝缘薄膜层
具体实施方式
下面，参照附图对本发明优选的实施方式进行说明。
下面，参照附图对本发明的实施方式进行说明。而且，对相同的要素添加相同的标号并省略对说明。另外，晶体管和存储部等的形状是模式的图示，其数量等为容易图示的数量。
(第1实施方式)
图1是说明本发明的第1实施方式的非易失性半导体存储装置10的构成的图，(a)表示平面图，(b)表示从箭头方向看沿1A-1A线的剖面的剖面图。而且，在图1(a)的平面图中，为了容易理解起见切去最上层的绝缘保护膜的一部分而表示。另外，图2是用于表示存储部17和非欧姆性元件20的构成的主要部分的部分放大图，(a)是平面图，(b)是沿2A-2A线的剖面图。
本实施方式的非易失性半导体存储装置10备有：基板11；形成在该基板11上的带状(stripe)的下层电极布线15；配置于包含下层电极布线15的基板11并在与下层电极布线15相对的位置上形成接触孔的层间绝缘层16；埋入到该接触孔中且与下层电极布线15连接的电阻变化层18；和与电阻变化层18连接并在电阻变化层18上形成的非欧姆性(Nonohmic)元件20。
而且，上述非欧姆性元件20，在本实施方式中是由作为金属电极体层的埋入电极19、上部电极22和绝缘体层21的3层层叠结构的MIM二极管，在接触孔中埋入形成上述层叠结构中的任意一层，即作为金属电极体层的埋入电极19。另外，上述层叠结构的其它层，即绝缘体层21和上部电极22，具有比接触孔的开口大的形状(面积)，且形成在层间绝缘层16上。
进一步，在本实施方式的情形中，在层间绝缘层上以与下层电极布线15交叉的带状形成上述绝缘体层21和上部电极22，上部电极22构成上层电极布线的一部分。而且，由电阻变化层18、与作为该电阻变化层18连接的区域的下层电极布线15a和埋入电极19构成存储部17。作为电阻变化层18，从电阻变化特性的稳定性和制作的再现性等方面出发优选含铁的氧化物，例如四氧化三铁(Fe3O4)。另外，用埋入电极19、绝缘体层21和上部电极22这3层层叠结构，构成作为非欧姆性元件20的MIM二极管。而且，如图1所示，绝缘体层21和上部电极22延伸到由存储部17和非欧姆性元件20形成矩阵状的区域外，上部电极22在该矩阵区域外与上层电极布线27连接。另外，在矩阵区域内，上部电极22也作为上层电极布线起作用。
进一步，在本实施方式中，作为基板11使用硅单晶基板，具有集成晶体管等的有源元件12的半导体电路。在图1中，有源元件12表示由源极区域12a，漏极区域12b，栅极绝缘膜12c和栅极电极12d构成的晶体管，但是不仅包含这些有源元件12，而且包含一般DRAM等的存储器电路所需的元件。
下层电极布线15和上层电极布线27，在与形成存储部17和非欧姆性元件20的矩阵区域不同的区域中分别与有源元件12连接。即，在图1中，下层电极布线15，经过埋入导体24、25和半导体电极布线26与有源元件12的源极区域12a连接。而且，即便关于上层电极布线27，也经过埋入导体28同样与其它有源元件(未图示)连接。
例如通过使用例如Ti-Al-N合金、Cu或Al通过溅射而成膜，经曝光处理和刻蚀处理能够容易地形成下层电极布线15。另外，构成存储部17的电阻变化层18，也可以通过溅射法等，不仅使用作为上述铁氧化物的四氧化三铁的薄膜，而且也可以使用氧化钛，氧化钒，氧化钴，氧化镍，氧化锌，氧化铌等的迁移金属氧化物形成。这种迁移金属氧化物材料，当加上阈值以上的电压或电流时表现特定的电阻值，能够继续维持该电阻值直到加上新的一定大小的脉冲电压或脉冲电流为止。
另外，作为层间绝缘层16，可以使用绝缘性的氧化物材料。具体地说，能够使用由CVD法产生的氧化硅(SiO)、用臭氧(O3)，和使用四乙氧基硅烷(TEOS)利用CVD法形成的TEOS-SiO膜或氮化硅(SiN)膜。进一步，也可以用作为低介电常数材料的氮碳化硅(SiCN)膜和碳氧化硅(SiOC)膜或氟氧化硅(SiOF)膜等。
其次，在非欧姆性元件20中，作为埋入电极19、上部电极22可以使用钽(Ta)，铝(Al)或它们的组合，作为绝缘体层21可以使用将氮化硅(SiN)层叠的构成的MIM二极管。而且，作为电极不仅能够用Al，也能够用Ti和Cr，但是当用它们时为了增大布线电阻，进一步优选层叠形成由Al和Cu等构成的薄膜。
图3是说明本实施方式的非易失性半导体存储装置10的概略的电路构成的方框图。如图1所示，存储部17和非欧姆性元件20串联连接，存储部17的一端与下层电极布线15连接，非欧姆性元件20的一端与上层电极布线27连接。下层电极布线15与位线解码器6和读出电路7连接。另外，上层电极布线27与字线解码器5连接。这样，下层电极布线15是位线，上层电极布线27成为字线，将它们配置成矩阵状。进一步，由位线解码器6，字线解码器5和读出电路7构成周边电路，但是这些周边电路例如用由MOSFET构成的有源元件12构成。
下面，用图4到图7说明本实施方式的非易失性半导体存储装置10的制造方法。
图4是表示在形成有源元件12的基板11上形成了层间绝缘层16，进一步直到形成接触孔29的步骤的图。其中(a)是形成了层间绝缘层16的状态的剖面图，(b)是形成了接触孔29的状态的平面图，(c)是从箭头方向看(b)所示的4A-4A线的剖面的剖面图。而且，包含(a)剖面图，从图5到图10所示的剖面图全部由4A-4A线剖面图表示。
图5是表示在接触孔29中埋入电阻变化层18和埋入电极19的步骤的图，其中(a)是形成了成为电阻变化层的电阻薄膜层181的状态的剖面图，(b)是利用CMP除去了层间绝缘层16上的电阻薄膜层181的状态的剖面图，(c)是进一步通过过研磨(over polish)除去了接触孔29中的电阻变化层18的一部分的状态的剖面图，(d)是形成了成为埋入电极19的电极薄膜层191的状态的剖面图。
图6是在接触孔29中埋入形成了电阻变化层18和埋入电极19的状态的图，其中(a)是平面图，(b)是从箭头方向看4A-4A线的剖面的剖面图。
进一步，图7是形成了绝缘体层21和上部电极22的状态的图。其中(a)是平面图，(b)是剖面图。
首先，如图4(a)所示，在形成有多个有源元件12、半导体电极布线26和半导体层间绝缘层13、14的基板11上，形成下层电极布线15和层间绝缘层16。对于半导体电极布线26，以往主要用铝，但是最近主要使用即使进行微细化也能够实现低电阻的铜。另外，即便对于半导体层间绝缘层13、14，为了减少布线间的寄生电容，使用含氟氧化物(例如，SiOF)、含炭氮化物(例如，SiCN)，或有机树脂材料(例如，聚酰亚胺)。在本实施方式的情形中，作为半导体电极布线26，例如能够用铜，作为半导体层间绝缘层13，14，例如能够用是含氟氧化物的SiOF。
而且，在半导体层间绝缘层14中埋入形成下层电极布线15，但是它也能够如下地形成。即，形成用于在半导体层间绝缘层14中埋入下层电极布线15的带状的沟和用于与半导体电极布线26连接的接触孔。对此，如果用在一般的半导体处理中用的技术则能够容易地形成。在形成上述沟和接触孔后，形成成为下层电极布线15的导体膜，然后，通过进行例如CMP，能够形成图4(a)所示的形状的下层电极布线15。而且，作为下层电极布线15，除了上述的Ti-Al-N合金材料以外，也可以用例如Cu，Al，Ti-Al合金或它们的层叠结构。
其次，如图4(a)所示，在包含该下层电极布线15的基板11上，用例如CVD法形成由TEOS-SiO构成的层间绝缘层16。而且，作为该层间绝缘层16，如先前所述也能够使用各种材料。
进一步，此后，如图4(b)，(c)所示，在下层电极布线15上的层间绝缘层16上以一定的配列间距形成接触孔29。该接触孔29，如图4(b)所示可知，形成比下层电极布线15的宽度小的外形。而且，在图中为四角形状，但是也可以是圆形状，椭圆形状或以外的其它形状。因为这种接触孔29能够通过一般的半导体处理形成，所以省略详细说明。
下面，如图5(a)所示，在包含接触孔29的层间绝缘层16上形成成为电阻变化层18的电阻薄膜层181(第1堆积膜)。在本实施方式中，用溅射法在接触孔29内和层间绝缘层16上堆积与电阻变化层18相同材料的F3O4，形成电阻薄膜层181。而且，作为成膜方法，不限于溅射法，也可以用CVD法和ALD法。
下面，如图5(b)所示，用CMP处理只除去覆盖层间绝缘层16的表面的电阻薄膜层181，在接触孔29中埋入形成电阻变化层18。
此后，如图5(c)所示，进一步进行过研磨，除去接触孔29的电阻变化层18的一部分。因此，如图5(c)所示，能够形成由接触孔29和电阻变化层18(第1堆积膜的残部)形成的凹部。根据该CMP的过研磨技术，能够除去CMP的研磨盘(scouring pad)进入接触孔29中的量的电阻变化层18的一部分。因此，当用CMP的过研磨技术时，容易控制凹部的深度是合适的。
而且，作为如上所述除去电阻变化层18的一部分的方法，不仅可以是过研磨方法也可以是刻蚀电阻变化层18的方法。
下面，如图5(d)所示，在包含接触孔29(凹部)的层间绝缘层16上，形成成为埋入电极19的电极薄膜层191(第2堆积膜)。因为在本实施方式中，该电极薄膜层191是存储部17的一部分，且也成为非欧姆性元件20的一部分，所以作为该电极薄膜层191的材料，使用与这些存储部17的一部分和非欧姆性元件20的一部分相同的材料的Al。而且，该电极薄膜层191的Al材料，如图5(d)所示，堆积在凹部内和层间绝缘层16上。
下面，如图6所示，用CMP处理只除去覆盖层间绝缘层16的表面的电极薄膜层191，在接触孔29中埋入形成埋入电极19。
下面，如图7所示，以与埋入电极19连接的方式层叠形成绝缘体层21和上部电极22。这时，这些绝缘体层21和上部电极22在层间绝缘层16上，以至少比接触孔29的开口大的形状(面积)，形成与下层电极布线15交叉的带状。在本实施方式中，用铝(Al)作为埋入电极19和上部电极22，用SiN作为绝缘体层21。通过用溅射法形成SiN，能够容易地形成具有良好的绝缘性并且致密的薄膜。由(公式1)得到流过作为如上形成的非欧姆性元件20的MIM二极管的电流(I)。而且，下述的(公式1)，即便在用后述(第3实施方式)的金属-半导体-金属(MSM)二极管的情形下也成立。但是，这里，省略在使用MSM二极管时的详细说明。
I = S · α · V · exp ( β · V ) - - - ( 1 )
这里，α＝(n·μ·q·d)exp(-E/kT)
β = ( 1 / KT ) · ( q 3 / ( x · ϵ 0 · ϵ opt · d ) )
而且，各公式(1)的记号表示，S：MIM二极管的面积(或MSM二极管的面积)，n：载流子密度，μ：迁移率，q：电子的电荷，d：绝缘体层的厚度(在MSM二极管的情形中半导体层的厚度)，E：陷阱深度，k：波尔兹曼常数，T：绝对温度，ε0：真空电介常数，εopt：绝缘体层(在MSM二极管的情形中为半导体层)的光学的比电介常数。、
如(公式1)可知，流过MIM二极管的电流与MIM二极管的面积成比例。另外，当使绝缘体层21的厚度增加时，难以流过电流。所以，为了在低电压下得到大的电流容量，要求形成薄的绝缘体层21。但是，在如以往的构成那样将电阻变化层和非欧姆性元件全部埋入形成在接触孔中的方式中，当形成薄的绝缘体层21时，存在着绝缘体层21自身的耐压降低的情形。
另外，考虑当形成薄的绝缘体层21时，在以往的MIM二极管的制造方法(例如，参照US6034882号和US7265000号专利公报)中，存在着在MIM二极管的制造过程中，由在绝缘体层的外周区域中附着电极材料产生的MIM二极管的上下电极接触，容易发生漏电的情形。即，根据该专利公报，通过使用适当的掩模统一除去形成连续面状的多个膜而制造内藏MIM二极管的存储器插头(memory plug)。因此，在形成薄的绝缘体层21的情况下，当用以往的MIM二极管的制造方法时，存在着由于从如上所述多层膜除去的电极材料附着在MIM二极管上，而造成使MIM二极管中的上下电极电接触的问题。
对此，在本实施方式的情况下，如图6所示，将埋入电极19完全埋入到接触孔29中，而且能够通过进行CMP对表面进行加工使变得非常平滑。当在上述平滑面上形成绝缘体层21时，即便使其膜厚很薄也能够得到致密的连续的膜。因此，即便形成薄的绝缘体层21，也能够适当地确保绝缘体层21自身的耐压。进一步，因为埋入电极19整个被绝缘体层21覆盖，所以也不会发生通过在绝缘体层21的外周区域中埋入电极19和上部电极22接触引起漏电的现象。进一步因为也将上部电极22配设在埋入电极19的外侧，所以将流过非欧姆性元件的电流通路扩大形成在埋入电极面积的外侧。这时，因为在从接触孔29中的埋入电极19到绝缘体层21的方向上，由于电场使电力线扩展，所以MIM二极管的有效面积比将整个层埋入到接触孔中的以往的MIM二极管的面积大。所以，与以往技术比较能够得到由电流容量大并且特性偏差小的MIM二极管构成而形成的非欧姆性元件20。
上层电极布线27，以在存储部17和作为非欧姆性元件20的MIM二极管形成为矩阵状的区域以外，与上部电极22连接的方式而形成，但是，对于该上层电极布线27，能够使用与下部电极布线15相同的材料。而且，在形成该上层电极布线27时，也同时形成埋入导体28，经该埋入导体28与半导体电极布线(未图示)连接，并与设置于未图示的位置的有源元件电连接。
此后，通过形成覆盖上部电极22和上层电极布线27的绝缘保护层23，能够制造图1所示的非易失性半导体存储装置10。
而且，在本实施方式中，说明了作为绝缘体层21使用SiN的MIM二极管的情形，但是本发明不限定于此。例如，也可以用氧化钽(TaO)，氧化铝(AlO)或氧化钛(TiO)。当用TaO时，例如在形成Ta膜后，也可以用干式热氧化法、湿式热氧化法、等离子体氧化法或通过反应性溅射方式直接形成TaOx膜的方法等中的任何方法。
下面，用图8到图10，说明本实施方式的变形例的制造方法。而且，在图8到图10中，为了使图面简单化从层间绝缘层14开始仅表示上部的构成。
图8是表示在设置于层间绝缘层30的接触孔29中埋入形成电阻变化层的步骤的图，其中(a)是形成了接触孔29的状态的剖面图，(b)是形成了成为电阻变化层18的电阻薄膜层181的状态的剖面图，(c)是用CMP除去了层间绝缘层30上的电阻薄膜层181的状态的剖面图，(d)是进一步过研磨而除去了接触孔29中的电阻变化层18的一部分的状态的剖面图。
图9是表示在接触孔29中，埋入形成电阻变化层18和埋入电极19，直到形成用于在层间绝缘层31中埋入形成绝缘体层34和上部电极35的沟32的步骤的图，其中(a)是形成了成为埋入电极19的电极薄膜层191的状态的图，(b)是用CMP除去了层间绝缘层30上的电极薄膜层191的状态的剖面图，(c)是进一步形成了层间绝缘层31的状态的剖面图，(d)是在该层间绝缘层31中形成了沟32的状态的剖面图。
进一步，图10是表示在沟32中埋入形成绝缘体层34和上部电极35的步骤的图，其中(a)是在包含沟32的层间绝缘层31上形成了成为绝缘体层34的绝缘薄膜层341、和成为上部电极35的电极薄膜层351的状态的剖面图，(b)是用CMP除去了层间绝缘层31上的电极薄膜层351和绝缘薄膜层341埋入到沟32中的状态的剖面图。
首先，如图8(a)所示，在包含下部电极布线15的基板(未图示)上，例如用CVD法形成由TEOS-SiO构成的第1绝缘层30a和比该TEOS-SiO硬质的例如由SiON构成的第2绝缘层30b。该第1绝缘层30a和第2绝缘层30b构成层间绝缘层30。第2绝缘层30b作为CMP处理中的阻止器(stopper)起作用，通过形成该第2绝缘层30b，能够容易并确实地进行CMP处理。进一步，此后，在下层电极布线15上的层间绝缘层30上以一定的配列间距形成接触孔29。该接触孔29，形成比下层电极布线15的宽度小的外形。与在图4到图7中说明了的制造步骤和形状相同。
其次，如图8(b)所示，在含有接触孔29的层间绝缘层30上形成成为电阻变化层18的电阻薄膜层181(第1堆积膜)。即便在本实施方式中，作为电阻变化层18通过溅射形成Fe3O4。而且，作为成膜方法，不仅可以用溅射而且也可以用CVD法或ALD法。
下面，如图8(c)所示，用CMP处理除去层间绝缘层30上的电阻薄膜层181在接触孔29中埋入形成电阻变化层18。这时，因为在层间绝缘层30上设置有第2绝缘层30b，所以该第2绝缘层30b作为阻止器有效地起作用，能够几乎不研磨层间绝缘层30地确实地只除去电阻薄膜层181。
此后，如图8(d)所示，进一步进行过研磨，除去接触孔29中的电阻变化层18的一部分。即便在该过研磨时，通过设置第2绝缘层30b也几乎不研磨层间绝缘层30。而且，作为如上所述除去电阻变化层18的一部分的方法，不仅可以是过研磨的方法，也可以是进行刻蚀的方法。
接着，如图9(a)所示，在包含接触孔29的层间绝缘层30上形成成为埋入电极19的电极薄膜层191(第2堆积膜)。该电极薄膜层191，因为在本实施方式中是存储部17的一部分，并且也成为非欧姆性元件20的一部分，所以用Al。
然后，如图9(b)所示，用CMP处理除去层间绝缘层30上的电极薄膜层191，在接触孔29中埋入形成埋入电极19。在这种情形中，也因为在层间绝缘层30中设置第2绝缘层30b，所以该第2绝缘层30b作为阻止器有效地起作用，能够几乎不研磨层间绝缘层30地确实地只除去电极薄膜层191。
然后，如图9(c)所示，进一步在含有埋入电极19的层间绝缘层30上形成层间绝缘层31。该层间绝缘层31，为了埋入绝缘体层34和上部电极35而形成所需的厚度，作为它的材料既可以用TEOS-SiO，也可以用在其它半导体装置中一般使用的层间绝缘材料。进一步，也可以与层间绝缘层30相同地，成为在上层形成硬质的绝缘层的2层构成。
然后，如图9(d)所示，露出埋入电极19，并且形成与下层电极布线15交叉的带状的沟32。能够用一般的半导体处理，例如干式刻蚀对其进行加工。
接着，如图10(a)所示，在包含沟32的层间绝缘层31上，形成成为绝缘体层34的绝缘薄膜层341和成为上部电极35的电极薄膜层351。作为这些材料，能够用与本实施方式中说明了的材料相同的材料。
然后，如图10(b)所示，用CMP处理除去层间绝缘层31上的电极薄膜层351和绝缘薄膜层341，在沟32中埋入绝缘体层34和上部电极35。通过这种步骤，由电阻变化层18、夹着该电阻变化层18的区域的下层电极布线15a和埋入电极19而构成存储部17，由埋入电极19、绝缘体层34和上部电极35构成非欧姆性元件33。进一步，此后，形成用于保护上部电极的绝缘保护层(未图示)。由此，能够制作基于本实施方式的变形例的制造方法的非易失性半导体存储装置。
用如上所述制造方法制作的非易失性半导体存储装置，因为在层间绝缘层31中埋入绝缘体层34和上部电极35，所以当进一步层叠存储部17和非欧姆性元件33时，能够容易地进行该层叠步骤。
而且，在本变形例的非易失性半导体存储装置中，如图10(b)所示，以覆盖上部电极35的下面和两侧面的方式，配置具有大致U字状剖面的绝缘体层34。因此，与如何选择层间绝缘层31的绝缘材料和上部电极35的金属材料有关，存在着有益于使该绝缘体层34持有阻挡层膜的功能的情形。
(第2实施方式)
图11是用于说明本发明的第2实施方式的非易失性半导体存储装置40的构成的剖面图。该非易失性半导体存储装置40将图1所示的第1实施方式的非易失性半导体存储装置10作为基本构成，将层间绝缘层、埋入到该层间绝缘层的接触孔中的电阻变化层和非欧姆性元件作为1个构成单位，进一步由在该基本构成上2层层叠了该构成单位的构成形成。通过这样地层叠，能够实现更大容量的非易失性半导体存储装置。
下面，简单地说明本实施方式的非易失性半导体存储装置40的构成。而且，在图1所示的非易失性半导体存储装置10的情形中，绝缘体层21和上部电极22具有在矩阵状地形成存储部17和非欧姆性元件20的区域外与上层电极布线27连接的构成。另一方面，在本实施方式的非易失性半导体存储装置40中，也在矩阵区域内的上部电极22上延伸设置有上层电极布线27，但是关于这一点，对于第2段和第3段也是同样的。另外，在该非易失性半导体存储装置40中，因为分别每3段层叠存储部和非欧姆性元件，所以为了容易理解第1段，第2段和第3段的各个构成要件，对第1段附加第1，对第2段附加第2，对第3段附加第3而进行区别标记。
在含有第1上层电极布线27的第1层间绝缘层23上，进一步形成第2层间绝缘层47。在该第2层间绝缘层47中，在与第1存储部17相对的位置上分别设置接触孔，在该接触孔中埋入形成第2电阻变化层42和第2埋入电极43。而且，与该第2埋入电极43连接，与第1上层电极布线27交叉的带状地形成第2绝缘体层45，第2上部电极46和第2上层电极布线49。进一步，以埋入它们的方式形成第3层间绝缘层48。
在第2上层电极布线49和第3层间绝缘层48上形成第4层间绝缘层52。在该第4层间绝缘层52上，在与第1存储部17和第2存储部41相对的位置上设置接触孔，在该接触孔中埋入形成第3电阻变化层54和第3埋入电极55。而且，形成有与该第3埋入电极55连接并与第2上层电极布线49交叉的带状地的第3绝缘体层57、第3上部电极58和第3上层电极布线59。进一步，为了埋入并保护它们而形成绝缘保护层60。
而且，用第2电阻变化层42，夹着该第2电阻变化层42的区域的第1上层电极布线27a和第2埋入电极43构成第2存储部41。另外，用第2埋入电极43，第2绝缘体层45和第2上部电极46构成第2非欧姆性元件44。进一步，用第3电阻变化层54，夹着该第3电阻变化层54的区域的第2上层电极布线49a和第3埋入电极55构成第3存储部53。另外，用第3埋入电极55，第3绝缘体层57和第3上部电极58构成第3非欧姆性元件56。
另外，下层电极布线15，经过埋入导体24、25和半导体电极布线26与有源元件12的源极区域12a连接。另外，对于第1上层电极布线27也同样经过埋入导体(未图示)和半导体电极布线(未图示)与另外的有源元件(未图示)连接。进一步，第2上层电极布线49，，如图11所示，经过埋入导体24，25，50，51和半导体电极布线26与另外的有源元件12的源极区域12a连接。另外，对于第3上层电极布线59，也与第1上层电极布线27同样经过埋入导体(未图示)和半导体电极布线(未图示)与另外的有源元件(未图示)连接。
第1段的下层电极布线15和第1上层电极布线27，分别成为位线和字线中的某一条，分别与图3所示的电路的位线解码器和字线解码器连接。另外，第1上层电极布线27和第2上层电极布线49，同样分别成为位线和字线中的任一条，分别与图3所示的电路的位线解码器和字线解码器连接。但是，当在第1段中第1上层电极布线27构成位线时，在第2段中也构成位线，对第2上层电极布线49以使其构成字线的方式进行设计。进一步，当第2上层电极布线49构成字线时，以使第3上层电极布线59构成位线的方式进行设计。
如以上那样，在本实施方式的非易失性半导体存储装置40的情形中，因为对设置在各个段中的存储部17，41，53，分别单独地设置非欧姆性元件20，44，56，所以能够稳定并且确实地进行设置在各个段中的存储部17，33，45的写入和读出。
具有这种多段构成的存储部和非欧姆性元件的非易失性半导体存储装置40的制造工序，只要能够基本上重复在第1实施方式的非易失性半导体存储装置10中说明了的2种制造工序中的任意一个就行。
(第3实施方式)
图12是表示作为本发明的第3实施方式的非易失性半导体存储装置70的主要部分的存储部75和非欧姆性元件78的构成的剖面图。本实施方式的非易失性半导体存储装置70，下层电极布线71至少由2层构成形成，在与电阻变化层76连接的面侧，在电阻变化层76中，作为连接电极73，使用难以使构成下部布线72(后述)的金属成分扩散，且不使电阻变化层76氧化、还原的导体材料。而且，在该连接电极73的下部，用在半导体处理中一般使用的例如由Al或Cu构成的导体材料形成下部布线72。
另外，在电阻变化层76和埋入电极79之间，同样也设置着连接电极77。这些连接电极73、77，例如能够使用白金(Pt)，氮化钛(TiN)或氮化钽(TaN)等的导体材料。进一步，形成与埋入电极79连接，与下层电极布线71交叉的矩阵状的半导体层80，上部电极81和连接电极82。该连接电极82延伸到矩阵区域外与上层电极布线(未图示)连接，但是也可以使连接电极82作为上层电极布线起作用。关于其它构成，因为与第1实施方式的非易失性半导体存储装置10相同所以省略对它们的说明。
在如上构成中，用电阻变化层76、夹着该电阻变化层76的区域的连接电极73a和埋入形成的连接电极77构成存储部75。另外，用作为金属电极体层的埋入电极79，上部电极81和半导体层80构成由MSM二极管构成的非欧姆性元件78。而且，在接触孔中埋入形成作为金属电极体层的埋入电极79。
在本实施方式的情形中，作为该非欧姆性元件78，其特征是用Al形成埋入电极79和上部电极81，作为半导体层80由使用缺氮型的氮化硅(SiNX)膜的MSM二极管构成。而且，具有这种半导体特性的SiNX膜，例如能够在用Si靶的氮气气氛中的反应溅射形成。例如，在室温条件下，令真空室的压力为0.1Pa～1Pa，Ar/N2流量为18sccm/2sscm进行制作即可。
另外，也可以不用Al而用Pt形成埋入电极79和上部电极81。当在上述条件下制作厚度16nm的具有半导体特性的SiNX时，通过加上1.6V的电压得到2.5×103A/cm2的电流密度，通过加上0.8V的电压得到5×102A/cm2的电流密度。所以，能够确认当将这些电压用作基准时，接通/断开比为5，可以充分用作非易失性半导体存储装置的非欧姆性元件。
而且，在本实施方式中，在电阻变化层76的两面上设置着连接电极73、77，但是不一定需要它们。例如，存在通过选择电阻变化层76的材料，不需要连接电极73，77的情形，这时，也可以形成与第1实施方式的非易失性半导体存储装置10同样的构成。
(第4实施方式)
图13是表示作为本发明的第4实施方式的非易失性半导体存储装置90的主要部分的存储部93和非欧姆性元件96的构成的剖面图。本实施方式的非易失性半导体存储装置90的特征是非欧姆性元件96用由p型半导体层97和n型半导体层98的层叠结构形成的pn结二极管构成。进一步，在本实施方式的情形中，具有将构成非欧姆性元件96的p型半导体层97与埋入电极95一起埋入到接触孔中的特征。而且，代替p型半导体层97，也可以与埋入电极95一起埋入形成n型半导体层98。
存储部93由电阻变化层94，夹着该电阻变化层94的区域的下层电极布线91a和埋入电极95构成，关于下层电极布线91，层间绝缘层92和上部电极99，具有与第1实施方式的非易失性半导体存储装置10同样的构成。而且，即便上部电极99在矩阵区域外与上层电极布线(未图示)连接也与非易失性半导体存储装置10相同。
作为用于构成如上pn结二极管的p型半导体材料，例如能够使用选自ZnO，CdO，SnO2，TiO2，CeO2，Fe3O4，WO3，Ta2O5的任一材料，作为n型半导体材料，例如能够使用用选自Fe(1-y)O，NiO，CoO，Cu2O，MnO2的任一材料。进一步，也能够用掺杂成p型的硅和掺杂成n型的硅。
而且，本发明的非欧姆性元件，不仅可以是在第1实施方式中说明了的MIM二极管，在第2实施方式中说明了的MSM二极管或在第3实施方式中说明了的pn结型二极管，也可以是例如用半导体层和埋入电极或半导体层和上部电极构成肖特基连接的肖特基二极管。作为这时的非易失性半导体存储装置的构成，只要具有与图1所示的非易失性半导体存储装置10或图12所示的非易失性半导体存储装置70相同的构成即可。但是，当非欧姆性元件是由半导体层和金属电极体层的2层的层叠结构形成的肖特基二极管时，需要在接触孔中埋入作为金属电极体层的埋入电极。而且，也可以用该肖特基二极管，形成与图11所示的层叠结构的非易失性半导体存储装置40相同的构成。
当令非欧姆性元件为肖特基二极管时，能够得到如下所述的效果。第1，因为肖特基二极管与pn结二极管不同，是多数载流子元件，所以不积蓄少数载流子，可以高速存取。第2，因为不需要形成pn结，所以二极管构成变得简单，并且也能够使其制造工序简化。第3，pn结存在基于温度的特性变化，但是因为肖特基结对温度是稳定的，所以能够放宽与制造步骤时的加热条件等有关的制约。
进一步，例如当用pn结二极管时，二极管的顺方向阈值高(约0.5V)，但是例如在具有钛硅化物和n型硅的界面的肖特基二极管中，因为顺方向的阈值电压为0.2V，所以可以抑制读出和写入时的干扰。
(第5实施方式)
图14是表示作为本发明的第5实施方式的非易失性半导体存储装置100的主要部分的存储部103和非欧姆性元件106的构成的图，其中(a)是平面图，(b)是从箭头方向看14A-14A线的剖面的剖面图。本实施方式的非易失性半导体存储装置100的基本构成与第1实施方式的非易失性半导体存储装置10相同，但是具有对于各个存储部103中的每一个分离地形成构成非欧姆性元件106的绝缘体层107和上部电极108的特征。因此，上层电极布线110，在以埋入该非欧姆性元件106的方式形成的层间绝缘层109上，与上部电极108连接，并且形成与下层电极布线101交叉的带状。
因为根据这种构成，能够与非欧姆性元件106独立地设置上层电极布线11，所以能够分别选择最适合的材料。另外，能够使经过设置在带区域外的接触孔中的埋入导体(未图示)使上层电极布线110与有源元件(未图示)连接的步骤简略化。
而且，存储部103由电阻变化层104，夹着该电阻变化层104的区域的下层电极布线101a和埋入电极105构成。而且，非欧姆性元件106由作为金属电极体层的埋入电极105、上部电极108和绝缘体层107所构成的MIM二极管构成。如上所述在将非欧姆性元件106作为MIM二极管时，能够增大二极管面积，并且形成薄的绝缘体层107。所以，不仅能够增大电流容量，也可以减少特性零散。
进一步，作为非欧姆性元件106不限定于MIM二极管，如果代替绝缘体层107用半导体层，则也可以形成MSM二极管，pn结型二极管或肖特基结二极管中的某种构成。另外，即便在第3实施方式到第5实施方式的非易失性半导体存储装置中，也能够如第2实施方式的非易失性半导体存储装置那样形成层叠结构。
而且，在本实施方式中，对于每一个存储部103分离地设置非欧姆性元件106，但是也可以对每次汇集多个地进行分离。
对于从业者来说，能够从上述说明创造出本发明的许多改良和其它实施方式。从而，上述说明，只应该作为例示进行解释，是为了向从业者教示实施本发明的最佳方式提出的。在不脱离本发明精神的条件下，能够实质地变更它的构造和/或功能的详细情况。
例如，在以上例示了的各实施方式中，在接触孔中埋入电阻变化层，但是这不过是达到满足的一个例子。这里，虽然省略了图示，但是通过将下层电极布线的表层部分作为电阻变化层进行构成，可以将电阻变化层配置在接触孔的外侧。而且，这时，只要用埋入到接触孔中形成的适当的导电体将电阻变化层和非欧姆性元件之间电连接起来就行。
本发明的非易失性半导体存储装置，因为能够一面使制造方法简略化一面除了使非欧姆性元件的特性零散和耐压稳定化外还增大了电流容量，所以对于用非易失性存储装置的种种电子设备领域是有用的。

Claims (13)

1.一种非易失性半导体存储装置，其特征在于：备有，
基板；
形成在所述基板上的带状的下层电极布线；
配置在包含所述下层电极布线的所述基板上，在与所述下层电极布线相对的位置上形成有接触孔的层间绝缘层；
与所述下层电极布线连接的电阻变化层；和
与所述电阻变化层连接，在所述电阻变化层上形成的非欧姆性元件；
所述非欧姆性元件由多个半导体层的层叠结构，金属电极体层和绝缘体层的层叠结构，或者金属电极体层和半导体层的层叠结构形成，在所述接触孔中埋入形成所述层叠结构中的任一层，且所述层叠结构的其它层内的半导体层或绝缘体层形成在所述层间绝缘层上，具有比所述接触孔的开口大的面积。
2.根据权利要求1所述的非易失性半导体存储装置，其特征在于：将所述层间绝缘层，所述电阻变化层和所述非欧姆性元件作为1个构成单位，而层叠多个所述构成单位。
3.根据权利要求1或2所述的非易失性半导体存储装置，其特征在于：
构成所述非欧姆性元件的所述层叠结构的所述其它层，在所述层间绝缘层上形成为与所述下层电极布线交叉的带状。
4.根据权利要求1或2所述的非易失性半导体存储装置，其特征在于：
还具有在所述非欧姆性元件上与所述非欧姆性元件连接并与所述下层电极布线交叉的带状的上层电极布线。
5.根据权利要求1或2所述的非易失性半导体存储装置，其特征在于：
所述非欧姆性元件是由绝缘体层和夹着所述绝缘体层的金属电极体层这3层的层叠结构形成的MIM二极管，在所述接触孔中埋入形成所述电阻变化层侧的所述金属电极体层。
6.根据权利要求1或2所述的非易失性半导体存储装置，其特征在于：
所述非欧姆性元件是由半导体层和夹着所述半导体层的金属电极体层这3层的层叠结构形成的MSM二极管，在所述接触孔中埋入形成所述电阻变化层侧的所述金属电极体层。
7.根据权利要求1或2所述的非易失性半导体存储装置，其特征在于：
所述非欧姆性元件是由p型半导体层和n型半导体层这2层的层叠结构形成的pn结二极管，在所述接触孔中埋入所述p型半导体层或所述n型半导体层。
8.根据权利要求1或2所述的非易失性半导体存储装置，其特征在于：
所述非欧姆性元件是由半导体层和金属电极体层这2层的层叠结构形成的肖特基二极管，在所述接触孔中埋入所述金属电极体层。
9.一种非易失性半导体存储装置的制造方法，其特征在于：包括，
在基板上形成带状的下层电极布线的工序；
在包含所述下层电极布线的所述基板上形成层间绝缘层的工序；
在所述层间绝缘层的与所述下层电极布线相对的位置上形成接触孔的工序；
在所述接触孔中埋入形成电阻变化层的工序；
在所述接触孔的表面侧，进一步埋入形成构成非欧姆性元件的层叠结构中的一层的工序；和
在所述层间绝缘层上形成构成所述非欧姆性元件的所述层叠结构中的其它层，且形成为至少比所述接触孔的开口大的面积的工序。
10.根据权利要求9所述的非易失性半导体存储装置的制造方法，其特征在于：
在所述接触孔中埋入形成所述电阻变化层的工序包含：在所述接触孔内和所述层间绝缘层上形成由构成所述电阻变化层的材料构成的第1堆积膜的工序；和除去覆盖所述层间绝缘层的表面的所述第1堆积膜的工序，
在所述接触孔的表面侧进一步埋入形成构成所述非欧姆性元件的层叠结构中的一层的工序包含：除去所述接触孔中的所述第1堆积膜的一部分，形成由所述接触孔和所述第1堆积膜构成的凹部的工序；在所述凹部内和所述层间绝缘层上形成由构成所述一层的材料构成的第2堆积膜的工序；和除去覆盖所述层间绝缘层的表面的所述第2堆积膜的工序。
11.一种非易失性半导体存储装置的制造方法，其特征在于：
通过多次反复如权利要求9或10所述的各工序，层叠所述电阻变化层和所述非欧姆性元件。
12.根据权利要求9～11中任何一项所述的非易失性半导体存储装置的制造方法，其特征在于：
使构成所述非欧姆性元件的所述层叠结构中的所述其它层，在所述层间绝缘层上形成为与所述下层电极布线交叉的带状。
13.根据权利要求9～11中任何一项所述的非易失性半导体存储装置的制造方法，其特征在于：
在各所述非欧姆性元件上分别形成与所述非欧姆性元件连接并与所述下层电极布线交叉的带状的上层电极布线。
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Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101048199B1 (ko) * 2006-11-20 2011-07-08 파나소닉 주식회사 비휘발성 반도체 기억 장치 및 그 제조 방법
WO2008117494A1 (ja) * 2007-03-22 2008-10-02 Panasonic Corporation 記憶素子及び記憶装置
WO2009069252A1 (ja) 2007-11-29 2009-06-04 Panasonic Corporation 不揮発性記憶装置およびその製造方法
WO2009075073A1 (ja) * 2007-12-10 2009-06-18 Panasonic Corporation 不揮発性記憶装置およびその製造方法
US8014185B2 (en) 2008-07-09 2011-09-06 Sandisk 3D Llc Multiple series passive element matrix cell for three-dimensional arrays
US7733685B2 (en) * 2008-07-09 2010-06-08 Sandisk 3D Llc Cross point memory cell with distributed diodes and method of making same
JP4536155B2 (ja) * 2008-07-11 2010-09-01 パナソニック株式会社 電流抑制素子、記憶素子、及びこれらの製造方法
US7579232B1 (en) * 2008-07-11 2009-08-25 Sandisk 3D Llc Method of making a nonvolatile memory device including forming a pillar shaped semiconductor device and a shadow mask
WO2010032470A1 (ja) * 2008-09-19 2010-03-25 パナソニック株式会社 電流抑制素子、記憶素子、記憶装置および電流抑制素子の製造方法
JP4531863B2 (ja) * 2008-11-19 2010-08-25 パナソニック株式会社 不揮発性記憶素子および不揮発性記憶装置
JP4897089B2 (ja) 2008-12-03 2012-03-14 パナソニック株式会社 抵抗変化型不揮発性記憶装置及びその製造方法
US7923812B2 (en) 2008-12-19 2011-04-12 Sandisk 3D Llc Quad memory cell and method of making same
US7910407B2 (en) 2008-12-19 2011-03-22 Sandisk 3D Llc Quad memory cell and method of making same
JP2010225741A (ja) 2009-03-23 2010-10-07 Toshiba Corp 不揮発性半導体記憶装置
JP5388710B2 (ja) 2009-06-12 2014-01-15 株式会社東芝 抵抗変化メモリ
JP2011035037A (ja) * 2009-07-30 2011-02-17 Sony Corp 回路基板の製造方法および回路基板
US8461566B2 (en) * 2009-11-02 2013-06-11 Micron Technology, Inc. Methods, structures and devices for increasing memory density
WO2011064967A1 (ja) 2009-11-30 2011-06-03 パナソニック株式会社 不揮発性記憶素子及びその製造方法、並びに不揮発性記憶装置
KR101094384B1 (ko) * 2010-01-21 2011-12-15 주식회사 하이닉스반도체 저항성 메모리 소자 및 그 제조 방법
US8450182B2 (en) 2010-01-25 2013-05-28 Panasonic Corporation Method of manufacturing non-volatile semiconductor memory element and method of manufacturing non-volatile semiconductor memory device
US8592798B2 (en) 2010-04-21 2013-11-26 Panasonic Corporation Non-volatile storage device and method for manufacturing the same
JP5324724B2 (ja) * 2011-03-22 2013-10-23 パナソニック株式会社 不揮発性記憶装置の製造方法
JP5279879B2 (ja) * 2011-08-09 2013-09-04 株式会社東芝 不揮発性半導体記憶装置
US8803212B2 (en) * 2011-08-15 2014-08-12 Hewlett-Packard Development Company, L.P. Three-dimensional crossbar array
US8981333B2 (en) 2011-10-12 2015-03-17 Panasonic Intellectual Property Management, Co., Ltd. Nonvolatile semiconductor memory device and method of manufacturing the same
JP2014082279A (ja) * 2012-10-15 2014-05-08 Panasonic Corp 不揮発性記憶装置及びその製造方法
US9455401B2 (en) * 2013-09-12 2016-09-27 SK Hynix Inc. Memory device having a tunnel barrier layer in a memory cell, and electronic device including the same
KR20150030422A (ko) * 2013-09-12 2015-03-20 에스케이하이닉스 주식회사 전자 장치
KR102092776B1 (ko) 2013-11-20 2020-03-24 에스케이하이닉스 주식회사 전자 장치
KR102161603B1 (ko) * 2014-03-11 2020-10-05 에스케이하이닉스 주식회사 전자 장치
US9287257B2 (en) 2014-05-30 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Power gating for three dimensional integrated circuits (3DIC)
KR102249172B1 (ko) 2014-09-19 2021-05-11 삼성전자주식회사 불 휘발성 메모리 장치
US10157962B2 (en) * 2015-06-01 2018-12-18 Winbond Electronics Corp. Resistive random access memory
FR3038133B1 (fr) * 2015-06-23 2017-08-25 St Microelectronics Crolles 2 Sas Cellule memoire a changement de phase ayant une structure compacte
FR3038132B1 (fr) 2015-06-23 2017-08-11 St Microelectronics Crolles 2 Sas Cellule memoire resistive ayant une structure compacte
KR20170045871A (ko) 2015-10-20 2017-04-28 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US10861902B2 (en) * 2017-06-13 2020-12-08 Samsung Electronics Co., Ltd. Semiconductor device having magnetic tunnel junction pattern
KR102366798B1 (ko) 2017-06-13 2022-02-25 삼성전자주식회사 반도체 소자
CN110085589B (zh) * 2018-01-26 2021-03-26 中芯国际集成电路制造（天津）有限公司 碳纳米管模块、半导体器件及制造方法
US10729012B2 (en) * 2018-04-24 2020-07-28 Micron Technology, Inc. Buried lines and related fabrication techniques
US10950663B2 (en) 2018-04-24 2021-03-16 Micron Technology, Inc. Cross-point memory array and related fabrication techniques
US11038108B2 (en) * 2019-05-24 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Step height mitigation in resistive random access memory structures
CN111427111A (zh) * 2020-03-30 2020-07-17 Tcl华星光电技术有限公司 量子点图案化方法、装置及系统

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1542848A (zh) * 2003-04-11 2004-11-03 ������������ʽ���� 存储单元,存储器件及存储单元的制造方法
CN1790726A (zh) * 2004-11-10 2006-06-21 三星电子株式会社 包括一个电阻器和一个二极管的非挥发性存储器

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000048196A1 (en) 1999-02-11 2000-08-17 Arizona Board Of Regents Programmable microelectronic devices and methods of forming and programming same
US6567295B2 (en) 2001-06-05 2003-05-20 Hewlett-Packard Development Company, L.P. Addressing and sensing a cross-point diode memory array
US6531371B2 (en) 2001-06-28 2003-03-11 Sharp Laboratories Of America, Inc. Electrically programmable resistance cross point memory
KR100465598B1 (ko) 2001-12-26 2005-01-13 주식회사 하이닉스반도체 쇼트키 다이오드를 이용한 마그네틱 램
US6885573B2 (en) 2002-03-15 2005-04-26 Hewlett-Packard Development Company, L.P. Diode for use in MRAM devices and method of manufacture
US6753561B1 (en) 2002-08-02 2004-06-22 Unity Semiconductor Corporation Cross point memory array using multiple thin films
US7606059B2 (en) 2003-03-18 2009-10-20 Kabushiki Kaisha Toshiba Three-dimensional programmable resistance memory device with a read/write circuit stacked under a memory cell array
KR100773537B1 (ko) 2003-06-03 2007-11-07 삼성전자주식회사 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법
WO2005041303A1 (ja) 2003-10-23 2005-05-06 Matsushita Electric Industrial Co., Ltd. 抵抗変化素子、その製造方法、その素子を含むメモリ、およびそのメモリの駆動方法
JP4701427B2 (ja) 2004-04-28 2011-06-15 パナソニック株式会社 スイッチング素子およびそれを用いたアレイ型機能素子
JP2006203098A (ja) 2005-01-24 2006-08-03 Sharp Corp 不揮発性半導体記憶装置
JP4017650B2 (ja) 2005-12-02 2007-12-05 シャープ株式会社 可変抵抗素子及びその製造方法
WO2007116749A1 (ja) * 2006-03-30 2007-10-18 Matsushita Electric Industrial Co., Ltd. 不揮発性記憶素子及びその製造方法
JP4577695B2 (ja) * 2006-11-07 2010-11-10 エルピーダメモリ株式会社 半導体記憶装置及び半導体記憶装置の製造方法
KR101048199B1 (ko) * 2006-11-20 2011-07-08 파나소닉 주식회사 비휘발성 반도체 기억 장치 및 그 제조 방법
JP5175526B2 (ja) * 2007-11-22 2013-04-03 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
CN101911295B (zh) * 2007-12-26 2012-05-30 松下电器产业株式会社 非易失性半导体存储装置和其制造方法
JP4795485B2 (ja) * 2008-12-05 2011-10-19 パナソニック株式会社 不揮発性記憶素子及びその製造方法
JP4945619B2 (ja) * 2009-09-24 2012-06-06 株式会社東芝 半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1542848A (zh) * 2003-04-11 2004-11-03 ������������ʽ���� 存储单元,存储器件及存储单元的制造方法
CN1790726A (zh) * 2004-11-10 2006-06-21 三星电子株式会社 包括一个电阻器和一个二极管的非挥发性存储器

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