JP5388710B2 - 抵抗変化メモリ - Google Patents

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Description

本発明は、可変抵抗素子又は相変化素子をメモリ素子とする抵抗変化メモリに関する。
近年、次世代不揮発性半導体メモリとして、可変抵抗素子をメモリ素子とするReRAM(Resistive RAM)や、相変化素子をメモリ素子とするPCRAM(Phase change RAM)などの抵抗変化メモリが注目を集めている。
これらの抵抗変化メモリの特徴は、メモリセルアレイがクロスポイント型であり、三次元集積化により大きなメモリ容量を実現できると共に、DRAM並みの高速動作が可能であるという点にある。
このような抵抗変化メモリが実用化されれば、例えば、ファイルメモリとしてのNANDフラッシュメモリとワークメモリとしてのDRAMとを、この抵抗変化メモリで置き換えることも可能である。
しかし、抵抗変化メモリを実用化するに当っては解決しなければならない課題も多い。その一つに、クロスポイント型メモリセルアレイに必要とされる整流素子の特性と厚さに関する問題がある。
クロスポイント型メモリセルアレイでは、ワード線とビット線との間にメモリ素子と整流素子とが直列に接続される（例えば、特許文献１〜５を参照）。
そして、整流素子には、セット／リセット動作及び読み出し動作を正確に行うために、順バイアス(forward bias)が印加されたときの電流が大きく、かつ、逆バイアス(reverse bias)が印加されたときの電流が小さく、破壊電圧(breakdown voltage)が大きい、という特性が要求される。
ところが、この特性を満たすためには、整流素子を厚くしなければならない。整流素子が厚くなると、整流素子を加工した後にできる溝のアスペクト比が大きくなり、メモリセルアレイの三次元化には不利となる。
特開２００５−１３６４２５号公報 特開２００１−２３６７８１号公報 特開２００８−２８２４９９号公報 特開２００７−３１１７７２号公報 特開２００８−３１１６６３号公報
本発明は、抵抗変化メモリに要求される整流素子の特性を満たすと同時にその厚さも十分に薄くすることができる技術について提案する。
本発明の例に係わる抵抗変化メモリは、第一方向に延びる第一導電線と、前記第一方向に交差する第二方向に延びる第二導電線と、前記第一導電線と前記第二導電線との間に直列接続されるメモリ素子及び整流素子から構成されるセルユニットと、前記第一導電線及び前記第二導電線に接続される制御回路とを備え、前記メモリ素子及び前記整流素子は、前記第一方向及び前記第二方向に交差する第三方向に直列接続され、前記制御回路は、前記メモリ素子に印加される電圧を制御することにより、前記メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させ、前記整流素子は、陽極層、陰極層及びこれらの間の絶縁層を有し、前記陽極層及び前記陰極層のうちの一方がメタル層、他方が半導体層から構成されるMISダイオードである。
本発明によれば、抵抗変化メモリに要求される整流素子の特性を満たすと同時にその厚さも十分に薄くすることができる。
抵抗変化メモリを示す図。 クロスポイント型メモリセルアレイを示す図。 セルユニットを示す図。 メモリ素子と整流素子との接続関係を示す図。 メモリ素子と整流素子との接続関係を示す図。 第一及び第二制御回路のレイアウトを示す図。 第一及び第二制御回路のレイアウトを示す図。 第一及び第二制御回路のレイアウトを示す図。 抵抗変化メモリの動作を説明する図。 p-i-nダイオードのデバイス構造を示す図。 SISダイオードのデバイス構造を示す図。 バンド構造を示す図。 バンド構造を示す図。 順バイアス時の動作を示す図。 順バイアス時の動作を示す図。 逆バイアス時の動作を示す図。 バイアスと電流値との関係を示す図。 実施例を示す図。 変形例を示す図。 変形例を示す図。 変形例を示す図。 MISダイオードのデバイス構造を示す図。 バンド構造を示す図。 バンド構造を示す図。 順バイアス時の動作を示す図。 順バイアス時の動作を示す図。 逆バイアス時の動作を示す図。 MISダイオードのデバイス構造を示す図。 メタルの実効仕事関数を示す図。 実施例を示す図。 変形例を示す図。 実施例を示す図。 変形例を示す図。 SMISダイオードのデバイス構造を示す図。 バンド構造を示す図。 バンド構造を示す図。 順バイアス時の動作を示す図。 順バイアス時の動作を示す図。 逆バイアス時の動作を示す図。 SMISダイオードのデバイス構造を示す図。 バイアスと電流値との関係を示す図。 実施例を示す図。 変形例を示す図。 実施例を示す図。 変形例を示す図。 MIMダイオードのデバイス構造を示す図。 バンド構造を示す図。 順バイアス時の動作を示す図。 逆バイアス時の動作を示す図。 MIMダイオードのデバイス構造を示す図。 バンド構造を示す図。 順バイアス時の動作を示す図。 逆バイアス時の動作を示す図。 実施例を示す図。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 基本構成
本発明は、可変抵抗素子又は相変化素子をメモリ素子とする抵抗変化メモリを対象とする。ここで、可変抵抗素子とは、電圧、電流、熱などにより抵抗値が変化する材料からなる素子のことであり、相変化素子とは、相変化により抵抗値やキャパシタンスなどの物性が変化する材料からなる素子のことである。
相変化（相転移）とは以下のものを含む。
・ 金属-半導体転移、金属-絶縁体転移、金属-金属転移、絶縁体-絶縁体転移、絶縁体-半導体転移、絶縁体-金属転移、半導体-半導体転移、半導体-金属転移、半導体-絶縁体転移
・ 量子状態の相変化（金属-超伝導体転移など）
・ 常磁性体-強磁性体転移、反強磁性体-強磁性体転移、強磁性体-強磁性体転移、フェリ磁性体-強磁性体転移、これらの転移の組み合わせからなる転移
・ 常誘電体-強誘電体転移、常誘電体-焦電体転移、常誘電体-圧電体転移、強誘電体-強誘電体転移、反強誘電体-強誘電体転移、これらの転移の組み合わせからなる転移
・ 以上の転移の組み合わせからなる転移
例えば、金属、絶縁体、半導体、強誘電体、常誘電体、焦電体、圧電体、強磁性体、フェリ磁性体、螺旋磁性体、常磁性体又は反強磁性体から、強誘電強磁性体への転移、及び、その逆の転移
この定義によれば、可変抵抗素子は、相変化素子を含むことになるが、本明細書では、可変抵抗素子としては、主として、金属酸化物、金属化合物、有機物薄膜、カーボン(Carbon)、カーボンナノチューブなどからなる素子を意味するものとする。
また、本発明は、可変抵抗素子をメモリ素子とするReRAMや、相変化素子をメモリ素子とするPCRAMなどの抵抗変化メモリを対象とする。これらの抵抗変化メモリは、メモリセルアレイがクロスポイント型であり、三次元集積化により大きなメモリ容量を実現できると共に、DRAM並みの高速動作が可能であるからである。
クロスポイント型メモリセルアレイでは、選択されたメモリ素子のみに電流を流すために、ワード線とビット線との間にメモリ素子と整流素子とが直列に接続される。
ここで、メモリ素子の抵抗値を変化させる方法として、メモリ素子に印加される電圧の極性を変えることにより、メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させる方法と、メモリ素子に印加される電圧の極性を変えずに、電圧の大きさと印加時間とを制御することにより、メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させる方法とがある。
前者は、バイポーラ動作と呼ばれ、後者は、ユニポーラ動作と呼ばれる。
バイポーラ動作は、例えば、磁気ランダムアクセスメモリなどの書き込みに際して双方向電流が必要とされるメモリに採用される。また、本発明の抵抗変化メモリをバイポーラ動作させることも可能である。
なお、本発明の抵抗変化メモリは、メモリ素子に印加される電圧の極性を変えずに、電圧の大きさと印加時間とを制御することにより、メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させるユニポーラ動作を用いて説明する。
クロスポイント型メモリセルアレイを有する抵抗変化メモリ（以下、クロスポイント型抵抗変化メモリ）をユニポーラ動作させる場合、整流素子には、セット／リセット動作及び読み出し動作を正確に行うために、順バイアスが印加されたときの電流が大きく、かつ、逆バイアスが印加されたときの電流が小さく、破壊電圧が大きい、という特性が要求される。
しかし、例えば、整流素子がp-n接合ダイオード又はp-i-nダイオードから構成される場合、この特性を満たすためには、整流素子を厚くしなければならない。整流素子が厚くなると、整流素子を加工した後にできる溝のアスペクト比が大きくなり、メモリセルアレイの三次元化には不利となる。
ここで、p-n接合ダイオードとは、p-n接合を有するp型半導体層（陽極層）とn型半導体層（陰極層）とから構成されるダイオードのことである。また、p-i-nダイオードとは、p型半導体層（陽極層）とn型半導体層（陰極層）との間に真性半導体層(intrinsic semiconductor layer)を有するダイオードのことである。
そこで、本発明では、抵抗変化メモリに要求される整流素子の特性を満たすと同時にその厚さも十分に薄くするために、整流素子を、陽極層、陰極層及びこれらの間に配置される絶縁層から構成する。
具体的には、整流素子は、以下に示すダイオードから構成される。
・ SIS(semiconductor-insulator-semiconductor)ダイオード
このダイオードは、p型半導体層（陽極層）−絶縁層−n型半導体層（陰極層）の順に並ぶスタック構造から構成される。
・ MIS(metal-insulator-semiconductor)ダイオード
このダイオードは、第一に、メタル層（陽極層）−絶縁層−n型半導体層（陰極層）の順に並ぶスタック構造から構成される。
また、このダイオードは、第二に、メタル層（陰極層）−絶縁層−p型半導体層（陽極層）の順に並ぶスタック構造から構成される。
・ SMIS(semiconductor-metal-insulator-semiconductor)ダイオード
SMISダイオードは、MISダイオードの要素の全てを含むため、MISダイオードの範疇に含まれる。
このダイオードは、第一に、p型半導体層（陽極層）−メタル層（陽極層）−絶縁層−n型半導体層（陰極層）の順に並ぶスタック構造から構成される。
また、このダイオードは、第二に、n型半導体層（陰極層）−メタル層（陰極層）−絶縁層−p型半導体層（陽極層）の順に並ぶスタック構造から構成される。
・ MIM(metal-insulator-metal)ダイオード
このダイオードは、メタル層（陽極層）−絶縁層−メタル層（陰極層）の順に並ぶスタック構造から構成される。
これらのダイオードをクロスポイント型抵抗変化メモリの整流素子として使用すれば、例えば、メモリセルアレイの三次元化に必要とされる整流素子の薄膜化とその整流特性の維持又は改善とを、最小加工寸法が30nm以下の世代においても行うことができる。
各ダイオードを使用したときの動作メカニズム及び効果については、以下の実施形態で詳細に説明する。
２． 実施形態
(1) 全体図
図１は、抵抗変化メモリの主要部を示している。
抵抗変化メモリ（例えば、チップ）１は、クロスポイント型メモリセルアレイ２を有する。クロスポイント型メモリセルアレイ２は、複数のメモリセルアレイのスタック構造から構成される。
クロスポイント型メモリセルアレイ２の第一方向の一端には、第一制御回路３が配置され、第一方向に交差する第二方向の一端には、第二制御回路４が配置される。
第一及び第二制御回路３，４は、例えば、メモリセルアレイ選択信号に基づいて、スタックされた複数のメモリセルアレイのうちの一つを選択する。
第一制御回路３は、例えば、ロウアドレス信号に基づいてクロスポイント型メモリセルアレイ２のロウを選択する。また、第二制御回路４は、例えば、カラムアドレス信号に基づいてクロスポイント型メモリセルアレイ２のカラムを選択する。
第一及び第二制御回路３，４は、クロスポイント型メモリセルアレイ２内のメモリ素子に対するデータの書き込み／消去／読み出しを制御する。
第一及び第二制御回路３，４は、スタックされた複数のメモリセルアレイのうちの一つに対してデータの書き込み／消去／読み出しを行うこともできるし、スタックされた複数のメモリセルアレイのうちの二つ以上又は全てに対して同時にデータの書き込み／消去／読み出しを行うこともできる。
ここで、抵抗変化メモリ１においては、例えば、書き込みをセット、消去をリセットと称する。セット状態の抵抗値は、リセット状態の抵抗値と異なっていればよく、それより高いか又は低いかは重要ではない。
また、セット動作において、複数の抵抗値のうちの一つを選択的に書き込めるようにすれば、一つのメモリ素子が多値データ(multi-level data)を記憶する多値抵抗変化メモリを実現することもできる。
コントローラ５は、制御信号及びデータを抵抗変化メモリ１に供給する。制御信号は、コマンド・インターフェイス回路６に入力され、データは、データ入出力バッファ７に入力される。また、コントローラ５はチップ１の中に配置されていても良いし、チップ１とは別のホスト（コンピュータ）中に配置されていても良い。
コマンド・インターフェイス回路６は、制御信号に基づいて、ホスト５からのデータがコマンドデータであるか否かを判断し、コマンドデータであれば、それをデータ入出力バッファ７からステートマシーン８に転送する。
ステートマシーン８は、コマンドデータに基づいて、抵抗変化メモリ１の動作を管理する。例えば、ステートマシーン８は、ホスト５からのコマンドデータに基づいて、セット／リセット動作及び読み出し動作を管理する。
コントローラ５は、ステートマシーン８が管理するステータス情報を受け取り、抵抗変化メモリ１での動作結果を判断することも可能である。
セット／リセット動作及び読み出し動作において、コントローラ５は、アドレス信号を抵抗変化メモリ１に供給する。アドレス信号は、例えば、メモリセルアレイ選択信号、ロウアドレス信号及びカラムアドレス信号を含んでいる。
アドレス信号は、アドレスバッファ９を経由して、第一及び第二制御回路３，４に入力される。
パルスジェネレータ１０は、ステートマシーン８からの命令に基づき、例えば、セット／リセット動作及び読み出し動作に必要な電圧パルス又は電流パルスを所定のタイミングで出力する。
(2) メモリセルアレイ
図２は、クロスポイント型メモリセルアレイを示している。
クロスポイント型メモリセルアレイ２は、半導体基板（例えば、シリコン基板）１１上に配置される。なお、クロスポイント型メモリセルアレイ２と半導体基板１１の間には、ＭＯＳトランジスタ等の回路素子や絶縁膜が挟まれていても良い。
同図では、一例として、クロスポイント型メモリセルアレイ２が、第三方向（半導体基板１１の主平面に垂直な方向）にスタックされた４つのメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４から構成される場合を示しているが、スタックされるメモリセルアレイの数は、２つ以上であればよい。
メモリセルアレイＭ１は、第一及び第二方向にアレイ状に配置された複数のセルユニットＣＵ１から構成される。
同様に、メモリセルアレイＭ２は、アレイ状に配置された複数のセルユニットＣＵ２から構成され、メモリセルアレイＭ３は、アレイ状に配置された複数のセルユニットＣＵ３から構成され、メモリセルアレイＭ４は、アレイ状に配置された複数のセルユニットＣＵ４から構成される。
セルユニットＣＵ１，ＣＵ２，ＣＵ３，ＣＵ４は、それぞれ、直列接続されるメモリ素子と整流素子とから構成される。
また、半導体基板１１上には、半導体基板１１側から順に、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）、導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）、導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）が配置される。
半導体基板１１側から奇数番目の導電線、即ち、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）は、第二方向に延びる。
半導体基板１１側から偶数番目の導電線、即ち、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）は、第一方向に延びる。
これら導電線は、ワード線又はビット線として機能する。
最も下の第一番目のメモリセルアレイＭ１は、第一番目の導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）と第二番目の導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）との間に配置される。メモリセルアレイＭ１に対するセット／リセット動作及び読み出し動作では、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）及び導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）の一方をワード線とし、他方をビット線として機能させる。
メモリセルアレイＭ２は、第二番目の導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）と第三番目の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に配置される。メモリセルアレイＭ２に対するセット／リセット動作及び読み出し動作では、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）の一方をワード線とし、他方をビット線として機能させる。
メモリセルアレイＭ３は、第三番目の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）と第四番目の導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）との間に配置される。メモリセルアレイＭ３に対するセット／リセット動作及び読み出し動作では、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）の一方をワード線とし、他方をビット線として機能させる。
メモリセルアレイＭ４は、第四番目の導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）と第五番目の導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）との間に配置される。メモリセルアレイＭ４に対するセット／リセット動作及び読み出し動作では、導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）及び導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）の一方をワード線とし、他方をビット線として機能させる。
(3) セルユニット
図３は、二つのメモリセルアレイ内のセルユニットを示している。
ここでは、例えば、図２における二つのメモリセルアレイＭ１、Ｍ２内のセルユニットＣＵ１，ＣＵ２を示している。この場合、図２における二つのメモリセルアレイＭ３，Ｍ４内のセルユニットの構成は、図２における二つのメモリセルアレイＭ１、Ｍ２内のセルユニットの構成と同じになる。
セルユニットＣＵ１，ＣＵ２は、それぞれ、直列に接続されるメモリ素子と整流素子とから構成される。
メモリ素子と整流素子の接続関係については、様々なパターンが存在する。
但し、一つのメモリセルアレイ内の全てのセルユニットについては、メモリ素子と整流素子の接続関係が同じであることが必要である。
図４及び図５は、メモリ素子と整流素子の接続関係を示している。
一つのセルユニットにおいて、メモリ素子と整流素子の接続関係は、メモリ素子と整流素子の位置関係が２通り、整流素子の向きが２通りで、合計４通り存在する。従って、二つのメモリセルアレイ内のセルユニットに関して、メモリ素子と整流素子の接続関係のパターンは、１６通り（４通り×４通り）存在する。
同図のａ〜ｐは、この１６通りの接続関係を表している。
セルユニットＣＵ１，ＣＵ２において、図面上、下側が半導体基板側である。
本発明は、これら１６通りの接続関係の全てに対して適用可能であるが、以下の説明では、主としてａの接続関係を例にする。
(4) 第一及び第二制御回路のレイアウト
図６及び図７は、第一及び第二制御回路のレイアウトの第一例を示している。
図２で示した、メモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４のいずれか１層に相当するメモリセルアレイＭｓは、図６に示すように、アレイ状に配置される複数のセルユニットＣＵｓから構成される。セルユニットＣＵｓの一端は、導電線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）に接続され、その他端は、導電線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）に接続される。
メモリセルアレイＭｓ＋１は、図７に示すように、アレイ状に配置される複数のセルユニットＣＵｓ＋１から構成される。セルユニットＣＵｓ＋１の一端は、導電線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）に接続され、その他端は、導電線Ｌｓ＋２（ｊ−１），Ｌｓ＋２（ｊ），Ｌｓ＋２（ｊ＋１）に接続される。
但し、ｓは、１，３，５，７，…とする。
導電線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）の第一方向の一端には、スイッチ素子ＳＷ１を介して第一制御回路３が接続される。スイッチ回路ＳＷ１は、例えば、制御信号φｓ＋１（ｉ−１），φｓ＋１（ｉ），φｓ＋１（ｉ＋１）により制御されるＮチャネルＦＥＴ(field effect transistor)から構成される。
導電線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）の第二方向の一端には、スイッチ素子ＳＷ２を介して第二制御回路４が接続される。スイッチ回路ＳＷ２は、例えば、制御信号φｓ（ｊ−１），φｓ（ｊ），φｓ（ｊ＋１）により制御されるＮチャネルＦＥＴから構成される。
導電線Ｌｓ＋２（ｊ−１），Ｌｓ＋２（ｊ），Ｌｓ＋２（ｊ＋１）の第二方向の一端には、スイッチ素子ＳＷ２を介して第二制御回路４が接続される。スイッチ回路ＳＷ２は、例えば、制御信号φｓ＋２（ｊ−１），φｓ＋２（ｊ），φｓ＋２（ｊ＋１）により制御されるＮチャネルＦＥＴから構成される。
図８は、第一及び第二制御回路のレイアウトの第二例を示している。
第二例のレイアウトが第一例のレイアウトと異なる点は、メモリセルアレイＭｓ，Ｍｓ＋１，Ｍｓ＋２，Ｍｓ＋３の第一方向の両端に、それぞれ第一制御回路３が配置され、かつ、メモリセルアレイＭｓ，Ｍｓ＋１，Ｍｓ＋２，Ｍｓ＋３の第二方向の両端に、それぞれ第二制御回路４が配置されることにある。
但し、ｓは、１，５，９，１３，…とする。
導電線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）の第一方向の両端には、それぞれスイッチ素子ＳＷ１を介して第一制御回路３が接続される。スイッチ回路ＳＷ１は、例えば、制御信号φｓ＋１（ｉ−１），φｓ＋１（ｉ），φｓ＋１（ｉ＋１），φｓ＋３（ｉ−１），φｓ＋３（ｉ），φｓ＋３（ｉ＋１）により制御されるＮチャネルＦＥＴから構成される。
導電線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）の第二方向の両端には、それぞれスイッチ素子ＳＷ２を介して第二制御回路４が接続される。スイッチ回路ＳＷ２は、例えば、制御信号φｓ（ｊ−１），φｓ（ｊ），φｓ（ｊ＋１），φｓ＋２（ｊ−１），φｓ＋２（ｊ），φｓ＋２（ｊ＋１）により制御されるＮチャネルＦＥＴから構成される。
(5) 動作
上述の抵抗変化メモリの動作について説明する。
図９は、二つのメモリセルアレイを示している。
メモリセルアレイＭ１は、図２のメモリセルアレイＭ１に相当し、メモリセルアレイＭ２は、図２のメモリセルアレイＭ２に相当する。
セルユニットＣＵ１，ＣＵ２内のメモリ素子及び整流素子の接続関係は、図４のａに相当する。
A. セット動作
まず、メモリセルアレイＭ１内の選択セルユニットＣＵ１-selに対して書き込み（セット）動作を行う場合について説明する。
選択セルユニットＣＵ１-selの初期状態は、消去（リセット）状態である。
また、リセット状態を高抵抗状態（100kΩ〜1MΩ）とし、セット状態を低抵抗状態（1KΩ〜10kΩ）とする。
選択された導電線Ｌ２（ｉ）を高電位側の電源電位Ｖｄｄに接続し、選択された導電線Ｌ１（ｊ）を低電位側の電源電位Ｖｓｓに接続する。
また、半導体基板側から一番目の導電線のうち、選択された導電線Ｌ１（ｊ）以外の残りの非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）を電源電位Ｖｄｄに接続する。半導体基板側から二番目の導電線のうち、選択された導電線Ｌ２（ｉ）以外の残りの非選択の導電線Ｌ２（ｉ＋１）を電源電位Ｖｓｓに接続する。
さらに、半導体基板側から三番目の非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）を電源電位Ｖｓｓに接続する。
この時、選択セルユニットＣＵ１-sel内の整流素子（ダイオード）には、順バイアスが印加されるため、定電流源からのセット電流Ｉ-setが選択セルユニットＣＵ１-selに流れ、選択セルユニットＣＵ１-sel内のメモリ素子の抵抗値が高抵抗状態から低抵抗状態に変化する。
ここで、セット動作時において、選択セルユニットＣＵ１-sel内のメモリ素子には、1〜2Vの電圧を印加し、そのメモリ素子（高抵抗状態）に流すセット電流Ｉ-setの電流密度としては、1×105〜1×107A/cm2の範囲内の値にする。
一方、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の導電線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、非選択の導電線Ｌ２（ｉ）と非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
従って、セルユニット内の整流素子には、逆バイアスが印加されたときの電流が十分に小さく、かつ、破壊電圧が十分に大きい、という特性が要求される。
B. リセット動作
次に、メモリセルアレイＭ１内の選択セルユニットＣＵ１-selに対して消去（リセット）動作を行う場合について説明する。
選択された導電線Ｌ２（ｉ）を高電位側の電源電位Ｖｄｄに接続し、選択された導電線Ｌ１（ｊ）を低電位側の電源電位Ｖｓｓに接続する。
また、半導体基板側から一番目の導電線のうち、選択された導電線Ｌ１（ｊ）以外の残りの非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）を電源電位Ｖｄｄに接続する。半導体基板側から二番目の導電線のうち、選択された導電線Ｌ２（ｉ）以外の残りの非選択の導電線Ｌ２（ｉ＋１）を電源電位Ｖｓｓに接続する。
さらに、半導体基板側から三番目の非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）を電源電位Ｖｓｓに接続する。
この時、選択セルユニットＣＵ１-sel内の整流素子（ダイオード）には、順バイアスが印加されるため、定電流源からのリセット電流Ｉ-resetが選択セルユニットＣＵ１-selに流れ、選択セルユニットＣＵ１-sel内のメモリ素子の抵抗値が低抵抗状態から高抵抗状態に変化する。
ここで、リセット動作時において、選択セルユニットＣＵ１-sel内のメモリ素子には、1〜3Vの電圧を印加し、そのメモリ素子（低抵抗状態）に流すリセット電流Ｉ-resetの電流密度としては、1×103〜1×106A/cm2の範囲内の値にする。
一方、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の導電線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、非選択の導電線Ｌ２（ｉ）と非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
従って、セルユニット内の整流素子には、逆バイアスが印加されたときの電流が十分に小さく、かつ、破壊電圧が十分に大きい、という特性が要求される。
尚、セット電流Ｉ-setとリセット電流I-resetとは互いに異なる。また、それらを生成するために選択セルユニットＣＵ１-sel内のメモリ素子に印加する電圧値は、メモリ素子を構成する材料に依存する。
C. 読み出し動作
次に、メモリセルアレイＭ１内の選択セルユニットＣＵ１-selに対して読み出し動作を行う場合について説明する。
選択された導電線Ｌ２（ｉ）を高電位側の電源電位Ｖｄｄに接続し、選択された導電線Ｌ１（ｊ）を低電位側の電源電位Ｖｓｓに接続する。
また、半導体基板側から一番目の導電線のうち、選択された導電線Ｌ１（ｊ）以外の残りの非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）を電源電位Ｖｄｄに接続する。半導体基板側から二番目の導電線のうち、選択された導電線Ｌ２（ｉ）以外の残りの非選択の導電線Ｌ２（ｉ＋１）を電源電位Ｖｓｓに接続する。
さらに、半導体基板側から三番目の非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）を電源電位Ｖｓｓに接続する。
この時、選択セルユニットＣＵ１-sel内の整流素子（ダイオード）には、順バイアスが印加されるため、定電流源からの読み出し電流Ｉ-readが選択セルユニットＣＵ１-sel内のメモリ素子（高抵抗状態又は低抵抗状態）に流れる。
従って、例えば、メモリ素子に読み出し電流Ｉ-readが流れているときのセンスノードの電位変化を検出することにより、そのメモリ素子のデータ（抵抗値）を読み出すことができる。
ここで、読み出し電流Ｉ-readの値は、読み出し時にメモリ素子の抵抗値が変化しないように、セット電流Ｉ-setの値及びリセット電流Ｉ-resetの値よりも十分に小さいことが必要である。
読み出し時にも、セット／リセット時と同様に、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の導電線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
また、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、非選択の導電線Ｌ２（ｉ）と非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）にも、逆バイアスが印加される。
従って、セルユニット内の整流素子には、逆バイアスが印加されたときの電流が十分に小さく、かつ、破壊電圧が十分に大きい、という特性が要求される。
(6) 整流素子
本発明の抵抗変化メモリに使用される整流素子（非オーミック素子）について詳細に説明する。セルユニット内のメモリ素子と整流素子との接続関係については、図２のａを例にとる。
A. p-i-nダイオード
まず、比較例として、p-i-nダイオードについて簡単に説明する。
図１０は、p-i-nダイオードの構造を示している。
第一方向に延びる導電線Ｌ２（ｉ）上には、電極層１２、n型半導体層１３、真性(intrinsic)半導体層１４、p型半導体層１５及び電極層１６がスタックされる。真性半導体層１４は、不純物がドープされない半導体層又は真性キャリア密度に対して無視できる程度の極微量の不純物を含む半導体層のことである。
p-i-nダイオードＤ-pinは、n型半導体層１３、真性半導体層１４及びp型半導体層１５から構成される。
電極層１６上には、可変抵抗素子又は相変化素子からなるメモリ素子１７及び電極層１８がスタックされる。電極層１８上には、第一方向に交差する第二方向に延びる導電線Ｌ３（ｊ）が配置される。
このようなp-i-nダイオードＤ-pinでは、上述のセット／リセット動作を実現するために、セット／リセット時に逆バイアスが印加されるp-i-nダイオードの逆方向電流(reverse current)を十分に抑えることが必要である。
そのために、p-i-nダイオードＤ-pinの第三方向の厚さは、100nm〜200nmの範囲内の値に設定される。例えば、n型半導体層１３を15nmとし、真性半導体層１４を120nmとし、p型半導体層１５を15nmとし、p-i-nダイオードＤ-pinの厚さを150nmとする。
しかし、次世代メモリとしての抵抗変化メモリを最小加工寸法30nm以下のルールで製造する場合、整流素子を加工した後にできる溝の幅は、30nm以下になる一方、その高さは、メモリ素子及び電極層の厚さを含めると、100nmを超えることになる。
このため、溝のアスペクト比が大きくなり、クロスポイント型メモリセルアレイの三次元化には不利となる。
例えば、抵抗変化メモリを最小加工寸法30nm以下のルールで製造する場合、クロスポイント型メモリセルアレイの三次元化を実現するためには、整流素子（非オーミック素子）の厚さは、100nm以下にすることが必要である。
以下に述べる整流素子は、それを実現する。
B. SISダイオード
(a) 構造
図１１は、SISダイオードの構造を示している。
SISダイオードＤ-sisは、n型半導体層１３、絶縁層２１及びp型半導体層１５のスタック構造から構成される。
電極層１２上にSISダイオードＤ-sisが配置され、SISダイオードＤ-sis上に電極層１６が配置され、電極層１６上に可変抵抗素子(ReRAM)又は相変化素子(PCRAM)からなるメモリ素子１７が配置され、メモリ素子１７上に電極層１８が配置される。
メモリ素子と整流素子との位置関係及び構造については、整流素子の整流性が失われないことを条件に様々な変更が可能である。例えば、メモリ素子と整流素子とが上下逆、整流素子のアノードとカソードとが逆、電極層の省略又は追加、不純物の拡散を抑えるバリア層の追加、さらに、これらの組み合わせ、などが可能である。
また、SISダイオードを構成する絶縁層に、トラップやイオンの移動等による絶縁特性の変化を利用したメモリ機能を付加しても良い。
このようなSISダイオードＤ-sisは、その第三方向の厚さを100nm以下にしても、セット／リセット時の逆バイアスによる逆方向電流を十分に小さく抑えることができる、という特徴を有する。
例えば、SISダイオードＤ-sisの第三方向の厚さは、25nm〜100nmの範囲内の値に設定される。例えば、n型半導体層１３を15nmとし、絶縁層２１を1nmとし、p型半導体層１５を15nmとすれば、SISダイオードＤ-sisの厚さは、31nmとなる。
絶縁層２１の厚さは、n型半導体層１３とp型半導体層１５との間で電荷のトンネリング現象（直接トンネリング及びＦＮトンネリングの双方を含む）が発生することを条件に決定される。
例えば、絶縁層２１がSiO2から構成される場合、絶縁層２１の厚さは、0.1〜3nmの範囲内の値に設定される。また、絶縁層２１がSiN又はAl2O3から構成される場合、絶縁層２１の厚さは、0.1〜3nmの範囲内の値に設定される。
絶縁層２１は、欠陥準位を形成する不純物原子、又は、半導体／メタルドット（量子ドット）を含んでいてもよい。この構造により、低温形成可能な微細な整流素子（非オーミック素子）を実現できる。
また、絶縁層２１は、単層であってもよいし、複数層から構成されていてもよい。絶縁層２１が複数層から構成される場合、それら複数層は、互いにバリアハイト又は誘電率が異なっているのが好ましい。
例えば、絶縁層２１が、バリアハイトが互いに異なっている絶縁層２１Ａ，２１Ｂから構成されているとする。例えば、絶縁層２１Ａは、厚さ0.5nmのSiO2とし、絶縁層２１Ｂは、厚さ1nmのTiO2とする。この場合、バイアスが印加されていない状態において、絶縁層２１Ａのバリアハイトは、絶縁層２１Ｂのバリアハイトよりも高くなっている。
このSISダイオードに順バイアスを印加すると、電子は、絶縁層２１Ａの厚さのみを感じるため、絶縁層２１ＡのＦＮトンネリングによる電荷の移動が発生し、そのバイアスが大きいほど、SISダイオードに流れる電流が大きくなる。
一方、このSISダイオードに逆バイアスを印加すると、電子は、二つの絶縁層２１Ａ，２１Ｂの合計の厚さを感じるため、絶縁層２１Ａ，２１Ｂをトンネリングするキャリアが存在せず、SISダイオードに電流が流れることはない。
この例によれば、逆バイアスに対して、SISダイオードの逆方向電流を十分に抑えられることが分かる。同時に順方向バイアスに対して、十分に大きな順方向電流（セット／リセット電流）を得ることができる。
(b) 動作メカニズム
SISダイオードの動作メカニズムについて説明する。
図１２及び図１３は、SISダイオードのバンド構造を示している。
p型半導体層とn型半導体層との間に絶縁層を配置すると、バンド変調前の構造は、図１２に示すようになり、バンド変調後の構造は、図１３に示すようになる。
但し、絶縁層は、厚さ1nmのSiO2とする。
このSISダイオードに順バイアスとして1V未満の電圧を印加すると、図１４に示すように、絶縁層(SiO2)の直接トンネリングによる電荷の移動が発生し、そのバイアスが大きいほど、SISダイオードに流れる電流が大きくなる。
また、SISダイオードに順バイアスとして1V以上の電圧を印加すると、図１５に示すように、絶縁層(SiO2)のＦＮ(Fowler-Noldheim)トンネリングによる電荷の移動が発生し、そのバイアスが大きいほど、SISダイオードに流れる電流が大きくなる。
一方、SISダイオードに逆バイアスとして1V未満の電圧を印加すると、図１６に示すように、絶縁層(SiO2)をトンネリングするキャリアが存在しないため、SISダイオードに電流が流れることはない。
この例によれば、例えば、1Vの逆バイアスに対して、SISダイオードの逆方向電流を十分に抑えられることが分かる。同時に、例えば、1Vの順方向バイアスであっても、十分に大きな順方向電流（セット／リセット電流）を得ることができる。
また、絶縁層をさらに厚くすれば、逆バイアス特性をさらに向上させることができる。即ち、絶縁層が厚くなるほど、逆バイアスを印加したときの逆方向電流の値が小さく、かつ、破壊電圧が大きくなる。
図１７は、バイアス方向と電流値との関係を示している。
絶縁層は、厚さ0.5nm（図１７のＸ）、2nm（図１７のＹ）、3nm（図１７のＺ）のSiO2とする。
同図から明らかなように、絶縁層の厚さが0.5nmの場合、約0.8V（図１７のＡ地点）の逆バイアスに対しても、SISダイオードに流れる電流を抑えることが出来る。
また、絶縁層の厚さが2nmになると、約2V（図１７のＢ地点）の逆バイアスに対しても、SISダイオードに電流が流れることはない。また、絶縁層の厚さが3nmになると、約3V（図１７のＣ地点）の逆バイアスに対しても、SISダイオードに流れる電流を抑えることが出来る。 また、逆バイアス時にSISダイオードが完全にオフする必要はない。少なくとも、非選択メモリセルが誤ってセット／リセットされない電流が流れない、または、誤読み出しが発生しない程度に電流を流さなければ良い。この点を考慮すれば、SISダイオードに逆バイアスが0.8V加わった時であっても、絶縁膜の厚を0.5nm以下にすることも可能である。 一般的に、抵抗変化メモリのダイオードに印加される逆バイアスは、0.8V〜3V(Forming動作を除く)の範囲内となるため、SISダイオードを構成する絶縁層の厚さの範囲は、既に述べたように、0.1〜3nmとなる。
具体的に絶縁層の厚さをどの位にするかは、順バイアス特性を考慮して決定される。
本例では、絶縁層をSiO2としたが、絶縁層がSiN又はAl2O3の場合も同様である。
(c) 実施例
図１８は、SISダイオードの構造を示している。
第一方向に延びる導電線Ｌ２（ｉ）上には、電極層１２、n型半導体層１３、絶縁層２１、p型半導体層１５及び電極層１６がスタックされる。SISダイオードＤ-sisは、n型半導体層１３、絶縁層２１及びp型半導体層１５から構成される。
電極層１６上には、可変抵抗素子又は相変化素子からなるメモリ素子１７及び電極層１８がスタックされる。電極層１８上には、第一方向に交差する第二方向に延びる導電線Ｌ３（ｊ）が配置される。
このようなSISダイオードＤ-sisでは、上述のセット／リセット動作を実現するために、セット／リセット時に逆バイアスが印加されるSISダイオードの逆方向電流(reverse current)を十分に抑えることが必要である。
そのために、SISダイオードＤ-sisの第三方向の厚さは、25nm〜100nmの範囲内の値に設定される。例えば、n型半導体層１３を15nmとし、絶縁層２１を1nmとし、p型半導体層１５を15nmとすれば、SISダイオードＤ-sisの厚さは、31nmとなる。
図１９乃至図２１は、図１８のSISダイオードの変形例を示している。
これらSISダイオードが図１８の構造と異なる点は、真性半導体層２２を有していることにある。
具体的には、図１９の例では、真性半導体層２２が、n型半導体層１３と絶縁層２１との間に配置される。また、図２０の例では、真性半導体層２２が、絶縁層２１とp型半導体層１５との間に配置される。
さらに、図２１の例では、真性半導体層２２が、n型半導体層１３と絶縁層２１との間、及び、絶縁層２１とp型半導体層１５との間に、それぞれ配置される。
このように、真性半導体層２２を付加すれば、SISダイオードの逆バイアス特性をさらに向上させることができる。すなわち、許されるアスペクト比の中で、真性半導体層の厚膜化と絶縁膜の厚膜化との二つで逆バイアス特性を抑制できることになる。
ここで、絶縁膜２１を厚くすることにより、逆バイアス時の電流が大幅に抑制できるが、順方向電流が流れ難くなる。そのため、絶縁膜２１を薄くすると共に、真性半導体層２２を付加すれば、逆バイアス時の電流を抑制しつつ、順方向電流を稼ぐことが可能となる。
(d) 材料例
以下、SISダイオードを整流素子とする抵抗変化メモリの材料例を説明する。なお、例えば、WSixのｘは、任意の組成比を表している。
SISダイオードを構成するp型半導体層及びn型半導体層は、Si、 SiGe、 SiC、 Ge、 C、 GaAsなどのIII-V族半導体、ZnSe等のII-VI族半導体、酸化物半導体、窒化物半導体、炭化物半導体及び硫化物半導体のグループから選択される。
p型半導体層（陽極層）は、p型Si、TiO2、ZrO2、InZnOx、ITO、Sbを含むSnO2、Alを含むZnO、AgSbO3、InGaZnO4、ZnO・SnO2のうちの一つまたは複数個の組み合わせであるのが好ましい。
n型半導体層（陰極層）は、n型Si、NiOx、ZnO、Rh2O3、Nを含むZnO、La2CuO4のうちの一つまたは複数個の組み合わせであるのが好ましい。
SISダイオードを構成する絶縁層は、例えば、以下の材料から選択される。
A) 酸化物
・ SiO2、Al2O3、Y2O3、La2O3、Gd2O3、Ce2O3、CeO2、Ta2O5、HfO2、ZrO2、TiO2、HfSiO、HfAlO、ZrSiO、ZrAlO、AlSiO
・ AB2O4
但し、A及びBは、同じ又は異なる元素で、かつ、Al、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Geのうちの一つまたは複数個の組み合わせである。
例えば、Fe3O4、FeAl2O4、Mn1+xAl2-xO4+y、Co1+xAl2-xO4+y、MnOxなど
・ ABO3
但し、A及びBは、同じ又は異なる元素で、かつ、Al、La、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Snのうちの一つまたは複数個の組み合わせである。
例えば、LaAlO3、SrHfO3、SrZrO3、SrTiO3など
B) 酸窒化物
・ SiON、AlON、YON、LaON、GdON、CeON、TaON、HfON、ZrON、TiON、LaAlON、SrHfON、SrZrON、SrTiON、HfSiON、HfAlON、ZrSiON、ZrAlON、AlSiON
・ 上述のA) 酸化物の酸素元素の一部を窒素元素で置換した材料
特に、SISダイオードを構成する絶縁層は、SiO2、 SiN、 Si3N4、 Al2O3、 SiON、 HfO2、 HfSiON、 Ta2O5、 TiO2、 SrTiO3のグループから選択されるのが好ましい。
また、絶縁層は、欠陥準位を形成する不純物原子、又は、半導体／メタルドット（量子ドット）を含むものを含む。
ワード線／ビット線として機能する導電線は、W 、WN、 Al、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、TiN、WSix、 TaSix、PdSix、ErSix、YSix、PtSix、HfSix、NiSix、 CoSix、TiSix、VSix、CrSix、MnSiｘ,FeSixなどから構成される。
電極層は、金属元素単体または複数の混合物、シリサイドや酸化物、窒化物などが挙げられ、具体的にはPt、 Au、 Ag、 TiAlN、 SrRuO、 Ru、 RuN、 Ir、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、TiN、 TaN、 LaNiO、 Al、 PtIrOx、 PtRhOx、 Rh、 TaAlN 、SiTiOx、WSix、TaSix、PdSix、PtSix、IrSix、ErSix、YSix、HfSix、NiSix、 CoSix、TiSix、VSix、CrSix、MnSiｘ、FeSixなどから構成される。電極層は、バリアメタル層又は接着層としての機能を同時に有していてもよい。
メモリ素子は、例えば、二元系又は三元系の金属酸化物や有機物（単層膜やナノチューブを含む）などから構成される。例えばカーボンであれば単層膜、ナノチューブ、グラフェンやフラーレンのような２次元構造を含む。金属酸化物は、上述したA）酸化物やB）酸窒化物を含む。
(e) 効果
SISダイオードを抵抗変化メモリの整流素子として使用すれば、整流性を維持しつつ、その厚さを、p-n接合ダイオード及びp-i-nダイオードに比べて1/2〜1/3にすることができる。言い換えると、SISダイオードの厚さをp-n接合ダイオード又はp-i-nダイオードと同じにした場合、逆バイアスが印加された状態のSISダイオードの逆方向電流は、同一の逆バイアスが印加された状態のp-n接合ダイオード又はp-i-nダイオードのそれに比べて2桁以上小さくなる。
従って、抵抗変化メモリの消費電力の低減、動作速度の向上、読み出しの容易化などを実現することができる。
また、SISダイオードの陽極層及び陰極層は、共に半導体から構成されるため、半導体のフェルミ準位を変えることにより整流性の制御を行うことができる。特に、順バイアス時において、電子を注入する側のn型半導体層のフェルミ準位を相対的に高くし、電子を受ける側のp型半導体層のフェルミ準位を相対的に低くすることにより、整流性を高めることができる。
さらに、SISダイオードを構成する絶縁層を複数層から構成し、これら複数層のバリアハイト又は誘電率を互いに異ならせれば、これらと、p型半導体層及びn型半導体層の不純物濃度とにより、SISダイオードのオン／オフ比を向上させることができる。
さらに、単層及び複数層の絶縁膜中にトラップ準位（不純物やSiなどのドットや欠陥）を非対称な位置に組み込むことでもオン／オフ比の改善を可能にする。
究極的には、絶縁膜の極薄化によって著しいForward電流の改善も可能である。実際には、自然酸化やSPAによるわずかな酸化や窒化により形成されるSiOx、SiNx、TiOx、NiOx、WOx等の極薄絶縁膜（厚さが1nm切るオーダーの絶縁膜のこと）を使用することで、電流特性を向上することができる。
ここで、オン／オフ比とは、順バイアスと逆バイアスの絶対値が同じときの順方向電流Ｉ-forwardと逆方向電流Ｉ-reverseとの比（Ｉ-forward/Ｉ-reverse）のことである。
C. MISダイオード
(a) 構造
図２２は、MISダイオードの構造の第一例を示している。
このMISダイオードＤ-misは、p型半導体層１５、絶縁層２１及びメタル層２３のスタック構造から構成される。
MISダイオードＤ-mis上に電極層１６が配置され、電極層１６上に可変抵抗素子(ReRAM)又は相変化素子(PCRAM)からなるメモリ素子１７が配置され、メモリ素子１７上に電極層１８が配置される。
メモリ素子と整流素子との位置関係及び構造については、整流素子の整流性が失われないことを条件に様々な変更が可能である。例えば、メモリ素子と整流素子とが上下逆、整流素子のアノードとカソードとが逆、電極層の省略又は追加、不純物の拡散を抑えるバリア層の追加、さらに、これらの組み合わせ、などが可能である。
また、MISダイオードを構成する絶縁層に、トラップやイオンの移動等による絶縁特性の変化を利用したメモリ機能を付加しても良い。
このようなMISダイオードＤ-misは、その第三方向の厚さを100nm以下にしても、セット／リセット時の逆バイアスによる逆方向電流を十分に小さく抑えることができる、という特徴を有する。
例えば、MISダイオードＤ-misの第三方向の厚さは、25nm〜100nmの範囲内の値に設定される。例えば、p型半導体層１５を15nmとし、絶縁層２１を1nmとし、メタル層２３を10nmとすれば、MISダイオードＤ-misの厚さは、26nmの極薄膜ダイオードとなる。
メタル層２３は、メタル層２３とp型半導体層１５との間でMIS構造を形成するために、その実効仕事関数(effective work function)が相対的に小さい材料から構成される。具体的には、メタル層２３の実効仕事関数が小さくなると、メタル層２３のフェルミ準位が高くなる。そして、メタル層２３のフェルミ準位は、p型半導体層１５のフェルミ準位よりも高くする。
絶縁層２１の厚さは、p型半導体層１５とメタル層２３との間で電荷のトンネリング現象（直接トンネリング及びＦＮトンネリングの双方を含む）が発生することを条件に決定される。
例えば、絶縁層２１がSiO2から構成される場合、絶縁層２１の厚さは、0.1〜3nmの範囲内の値に設定される。また、絶縁層２１がSiN又はAl2O3から構成される場合、絶縁層２１の厚さは、0.1〜3nmの範囲内の値に設定される。
絶縁層２１は、欠陥準位を形成する不純物原子、又は、半導体／メタルドット（量子ドット）を含んでいてもよい。この構造により、低温形成可能な微細な整流素子（非オーミック素子）を実現できる。
また、絶縁層２１は、単層であってもよいし、複数層から構成されていてもよい。絶縁層２１が複数層から構成される場合、それら複数層は、互いにバリアハイト又は誘電率が異なっているのが好ましい。
図２８は、MISダイオードの構造の第二例を示している。
このMISダイオードＤ-misは、メタル層２４、絶縁層２１及びn型半導体層１３のスタック構造から構成される。
電極層１２上にMISダイオードＤ-misが配置され、MISダイオードＤ-mis上に可変抵抗素子(ReRAM)又は相変化素子(PCRAM)からなるメモリ素子１７が配置され、メモリ素子１７上に電極層１８が配置される。
このようなMISダイオードＤ-misは、その第三方向の厚さを100nm以下にしても、セット／リセット時の逆バイアスによる逆方向電流を十分に小さく抑えることができる、という特徴を有する。
例えば、MISダイオードＤ-misの第三方向の厚さは、25nm〜55nmの範囲内の値に設定される。例えば、メタル層２４を10nmとし、絶縁層２１を1nmとし、n型半導体層１３を15nmとし、すれば、MISダイオードＤ-misの厚さは、26nmとなる。
メタル層２４は、メタル層２４とn型半導体層１３との間でMIS構造を形成するために、その実効仕事関数が相対的に大きい材料から構成される。具体的には、メタル層２４の実効仕事関数が大きくなると、メタル層２４のフェルミ準位が低くなる。そして、メタル層２４のフェルミ準位は、n型半導体層１３のフェルミ準位よりも低くする。または、メタルをホールの供給源として用ることができるものがあれば、P型として用いても良い。
絶縁層２１の厚さは、メタル層２４とn型半導体層１３との間で電荷のトンネリング現象（直接トンネリング及びＦＮトンネリングの双方を含む）が発生することを条件に決定される。
例えば、絶縁層２１がSiO2から構成される場合、絶縁層２１の厚さは、0.1〜3nmの範囲内の値に設定される。また、絶縁層２１がSiN又はAl2O3から構成される場合、絶縁層２１の厚さは、0.1nm〜3nmの範囲内の値に設定される。
絶縁層２１は、欠陥準位を形成する不純物原子、又は、半導体／メタルドット（量子ドット）を含んでいてもよい。この構造により、低温形成可能な微細な整流素子（非オーミック素子）を実現できる。
また、絶縁層２１は、単層であってもよいし、複数層から構成されていてもよい。絶縁層２１が複数層から構成される場合、それら複数層は、互いにバリアハイト又は誘電率が異なっているのが好ましい。
(b) 動作メカニズム
MISダイオードの動作メカニズムについて、図２２の構造を例に説明する。
図２３及び図２４は、MISダイオードのバンド構造を示している。
p型半導体層とメタル層との間に絶縁層を配置すると、バンド変調前の構造は、図２３に示すようになり、バンド変調後の構造は、図２４に示すようになる。
但し、メタル層のフェルミ準位は、p型半導体層１５のフェルミ準位よりも高い。また、絶縁層は、厚さ1nmのSiO2とする。
このMISダイオードに順バイアスとして1V未満の電圧を印加すると、図２５に示すように、絶縁層(SiO2)の直接トンネリングによる電荷の移動が発生し、そのバイアスが大きいほど、MISダイオードに流れる電流が大きくなる。
また、MISダイオードに順バイアスとして1V以上の電圧を印加すると、図２６に示すように、絶縁層(SiO2)のＦＮトンネリングによる電荷の移動が発生し、そのバイアスが大きいほど、MISダイオードに流れる電流が大きくなる。
一方、MISダイオードに逆バイアスとして1V未満の電圧を印加すると、図２７に示すように、絶縁層(SiO2)をトンネリングするキャリアが存在しないため、MISダイオードに電流が流れることはない。
この例によれば、例えば、1Vの逆バイアスに対して、MISダイオードの逆方向電流を十分に抑えられることが分かる。同時に、例えば、1Vの順方向バイアスであっても、十分に大きな順方向電流（セット／リセット電流）を得ることができる。
また、絶縁層をさらに厚くすれば、逆バイアス特性をさらに向上させることができる。即ち、絶縁層が厚くなるほど、逆バイアスを印加したときの逆方向電流の値が小さく、かつ、破壊電圧が大きくなる。
但し、図１７で説明したように、一般的に、抵抗変化メモリのダイオードに印加される逆バイアスは、0.8V〜3V（Forming動作を除く）の範囲内となるため、SISダイオードを構成する絶縁層の厚さの範囲は、0.1〜3nmとなる。
具体的に絶縁層の厚さをどの位にするかは、順バイアス特性を考慮して決定される。
図２９に、メタル材料の実効仕事関数の表を示している。
実効仕事関数とフェルミ準位とに関しては、実効仕事関数が小さいと、フェルミ準位が高くなり、実効仕事関数が大きいと、フェルミ準位が低くなる、という関係がある。
上述の動作を行うためには、図２２のMISダイオードでは、メタル層のフェルミ準位をp型半導体層のフェルミ準位よりも高くし、図２８のMISダイオードでは、メタル層のフェルミ準位をn型半導体層のフェルミ準位よりも低くする必要がある。
そこで、この条件を満たすメタルを、例えば、同図に掲げる材料のなかから選択する。
(c) 実施例
図３０は、MISダイオードの構造の第一例を示している。
この構造は、図２２のMISダイオードに対応する。
第一方向に延びる導電線Ｌ２（ｉ）上には、メタル層（電極層）２３、絶縁層２１、p型半導体層１５及び電極層１６がスタックされる。MISダイオードＤ-misは、メタル層２３、絶縁層２１及びp型半導体層１５から構成される。
電極層１６上には、可変抵抗素子又は相変化素子からなるメモリ素子１７及び電極層１８がスタックされる。電極層１８上には、第一方向に交差する第二方向に延びる導電線Ｌ３（ｊ）が配置される。すなわち、図１０に示した電極層１２をMISダイオードのメタル層２３として用いた構造である。その結果、メモリセルＭＣの高さをさらに低くすることができる。
このようなMISダイオードＤ-misでは、上述のセット／リセット動作を実現するために、セット／リセット時に逆バイアスが印加されるMISダイオードの逆方向電流(reverse current)を十分に抑えることが必要である。
そのために、MISダイオードＤ-misの第三方向の厚さは、25nm〜100nmの範囲内の値に設定される。例えば、メタル層２３を10nmとし、絶縁層２１を1nmとし、p型半導体層１５を15nmとすれば、MISダイオードＤ-misの厚さは、26nmとなる。
図３１は、図３０のMISダイオードの変形例を示している。
このMISダイオードが図３０の構造と異なる点は、真性半導体層２５を有していることにある。具体的には、真性半導体層２５は、絶縁層２１とp型半導体層１５との間に配置される。
このように、真性半導体層２５を付加すれば、MISダイオードの逆バイアス特性をさらに向上させることができる。すなわち、許されるアスペクト比の中で、真性半導体層の厚膜化と絶縁膜の厚膜化との二つで逆バイアス特性を抑制できることになる。
ここで、絶縁膜２１を厚くすることにより、逆バイアス時の電流が大幅に抑制できるが、順方向電流が流れ難くなる。そのため、絶縁膜２１を薄くすると共に、真性半導体層２５を付加すれば、逆バイアス時の電流を抑制しつつ、順方向電流を稼ぐことが可能となる。
例えば、P型半導体を5nmとし、真性半導体層を60nm程度とし、絶縁膜をバリアハイトの低い極薄(1nm以下)のSiNとすれば、メタルを10nmとしても、それらの合計の厚さは、75nm程度となるため、電流を稼ぎつつ、真性半導体の効果によってReverse電流を抑制することもできる。
図３２は、MISダイオードの構造の第二例を示している。
この構造は、図２８のMISダイオードに対応する。
第一方向に延びる導電線Ｌ２（ｉ）上には、電極層１２、n型半導体層１３、絶縁層２１及びメタル層（電極層）２４がスタックされる。MISダイオードＤ-misは、n型半導体層１３、絶縁層２１及びメタル層２４から構成される。すなわち、図１０に示した電極層１６をMISダイオードのメタル層２４として用いた構造である。その結果、メモリセルＭＣの高さをさらに低くすることができる。
MISダイオードＤ-mis上には、可変抵抗素子又は相変化素子からなるメモリ素子１７及び電極層１８がスタックされる。電極層１８上には、第一方向に交差する第二方向に延びる導電線Ｌ３（ｊ）が配置される。
このようなMISダイオードＤ-misでは、上述のセット／リセット動作を実現するために、セット／リセット時に逆バイアスが印加されるMISダイオードの逆方向電流(reverse current)を十分に抑えることが必要である。
そのために、MISダイオードＤ-misの第三方向の厚さは、25nm〜100nm(100nmくらいでも可能だという意味も欲しい。20nm以上の高さが有れば可能とか)の範囲内の値に設定される。例えば、n型半導体層１３を15nmとし、絶縁層２１を1nmとし、メタル層２４を10nmとすれば、MISダイオードＤ-misの厚さは、26nmとなる。
図３３は、図３２のMISダイオードの変形例を示している。
このMISダイオードが図３２の構造と異なる点は、真性半導体層２５を有していることにある。具体的には、真性半導体層２５は、絶縁層２１とn型半導体層１３との間に配置される。
このように、真性半導体層２５を付加すれば、MISダイオードの逆バイアス特性をさらに向上させることができる。すなわち、許されるアスペクト比の中で、真性半導体層の厚膜化と絶縁膜の厚膜化との二つで逆バイアス特性を抑制できることになる。
ここで、絶縁膜２１を厚くすることにより逆バイアス時の電流が大幅に抑制できるが、順方向電流が流れ難くなる。そのため、絶縁膜２１を薄くすると共に、真性半導体層２５を付加すれば、逆バイアス時の電流を抑制しつつ、順方向電流を稼ぐことが可能となる。
例えば、P型半導体を5nmとし、真性半導体層を60nm程度とし、絶縁膜をバリアハイトが低い極薄(1nm以下)のSiNとすれば、メタルを10nmとしても、それらの合計の厚さは、75nm程度となるため、電流を稼ぎつつ、真性半導体の効果によってReverseを抑制することができる。
(d) 材料例
以下、MISダイオードを整流素子とする抵抗変化メモリの材料例を説明する。
MISダイオードを構成するp型半導体層又はn型半導体層は、Si、 SiGe、 SiC、 Ge、 C、 GaAs、酸化物半導体、窒化物半導体、炭化物半導体及び硫化物半導体のグループから選択される。
p型半導体層（陽極層）は、p型Si、TiO2、ZrO2、InZnOx、ITO、Sbを含むSnO2、Alを含むZnO、AgSbO3、InGaZnO4、ZnO・SnO2のうちの一つであるのが好ましい。
n型半導体層（陰極層）は、n型Si、NiOx、ZnO、Rh2O3、Nを含むZnO、La2CuO4のうちの一つであるのが好ましい。
MISダイオードを構成する絶縁層は、例えば、以下の材料から選択される。
A) 酸化物
・ SiO2、Al2O3、Y2O3、La2O3、Gd2O3、Ce2O3、CeO2、Ta2O5、HfO2、ZrO2、TiO2、HfSiO、HfAlO、ZrSiO、ZrAlO、AlSiO
・ AB2O4
但し、A及びBは、同じ又は異なる元素で、かつ、Al、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Geのうちの一つである。
例えば、Fe3O4、FeAl2O4、Mn1+xAl2-xO4+y、Co1+xAl2-xO4+y、MnOxなど
・ ABO3
但し、A及びBは、同じ又は異なる元素で、かつ、Al、La、、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Snのうちの一つである。
例えば、LaAlO3、SrHfO3、SrZrO3、SrTiO3など
B) 酸窒化物
・ SiON、AlON、YON、LaON、GdON、CeON、TaON、HfON、ZrON、TiON、LaAlON、SrHfON、SrZrON、SrTiON、HfSiON、HfAlON、ZrSiON、ZrAlON、AlSiON
・ 上述のA) 酸化物の酸素元素の一部を窒素元素で置換した材料
特に、MISダイオードを構成する絶縁層は、SiO2、 SiN、 Si3N4、 Al2O3、 SiON、 HfO2、 HfSiON、 Ta2O5、 TiO2、 SrTiO3のグループから選択されるのが好ましい。
特にSIO2、SiN、SiONなどのSi系の絶縁膜に関しては、酸素元素、窒素元素の濃度がそれぞれ1×1018atoms/cm3以上であるものを含む。
また、絶縁層は、欠陥準位を形成する不純物原子、又は、半導体／メタルドット（量子ドット）を含む材料を含む。
ワード線／ビット線として機能する導電線は、W 、WN、 Al、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、TiN、WSix、 TaSix、PdSix、ErSix、YSix、PtSix、HfSix、NiSix、 CoSix、TiSix、VSix、CrSix、MnSiｘ,FeSixなどから構成される。
電極層は、金属元素単体または複数の混合物、シリサイドや酸化物、窒化物などが挙げられ、具体的にはPt、 Au、 Ag、 TiAlN、 SrRuO、 Ru、 RuN、 Ir、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、TiN、 TaN、 LaNiO、 Al、 PtIrOx、 PtRhOx、 Rh、 TaAlN 、SiTiOx、WSix、TaSix、PdSix、PtSix、IrSix、ErSix、YSix、HfSix、NiSix、 CoSix、TiSix、VSix、CrSix、MnSiｘ、FeSixなどから構成される。電極層は、バリアメタル層又は接着層としての機能を同時に有していてもよい。
但し、この電極層は、MISダイオードを構成するメタル層を含む（併用可）。
MISダイオードを構成するメタル層は、
A). 単一元素または複数の金属元素の混合物、
B). 酸化物、炭化物、ホウ化物、窒化物若しくはケイ化物としての化合物金属、
C). TiNx、TiCx、TiBx、TiSix、TaCx、TaBx、TaNx、WCx、WBx、W、WSix、TaCx、TaBx、TaNx、TaSix、LaBx、LaNx、LaSix、HfSix、Hf、YSix、ErSi、 NiSi、NiSix、PtSix、PdSix、CoSix、MnSix、CrSix、FeSix
のうちの一つまたは複数の組み合わせから構成される。
メモリ素子は、例えば、二元系又は三元系の金属酸化物や有機物等から構成される。
(e) 効果
MISダイオードを抵抗変化メモリの整流素子として使用すれば、整流性を維持しつつ、その厚さを、p-n接合ダイオード及びp-i-nダイオードに比べて1/3〜1/5にすることができる。言い換えると、MISダイオードの厚さをp-n接合ダイオード又はp-i-nダイオードと同じにした場合、逆バイアスが印加された状態のMISダイオードの逆方向電流は、同一の逆バイアスが印加された状態のp-n接合ダイオード又はp-i-nダイオードのそれに比べて3桁以上小さくなる。
従って、抵抗変化メモリの消費電力の低減、動作速度の向上、読み出しの容易化などを実現することができる。
また、MISダイオードの陽極層及び陰極層のうちの一方は、メタルから構成され、他方は、半導体から構成されるため、メタルの実効仕事関数（フェルミ準位）と半導体のフェルミ準位との調整を図ることにより整流性の制御を行うことができる。
特に、陰極層がメタルであるときは、順バイアス時において、電子を注入する側のメタル層のフェルミ準位を相対的に高くし、電子を受ける側のp型半導体層のフェルミ準位を相対的に低くすることにより、整流性を高めることができる。
また、陽極層がメタルであるときは、順バイアス時において、電子を受ける側のメタル層のフェルミ準位を相対的に低くし、電子を注入する側のn型半導体層のフェルミ準位を相対的に高くすることにより、整流性を高めることができる。
p-i-nダイオードでは、最小加工寸法が30nm以下になると、半導体層内の不純物濃度のばらつきによる特性のばらつきが問題になるが、MISダイオードでは、陽極層及び陰極層のうちの一つがメタル層であるため、そのような特性のばらつきが軽減される。
また、MISダイオードでは、半導体層の空乏化についても、陽極層及び陰極層のうちの一方（メタル層側）のみについて考えればよく、ダイオードの薄膜化に貢献できる。
さらに、MISダイオードを構成する絶縁層を複数層から構成し、これら複数層のバリアハイト又は誘電率を互いに異ならせれば、これらと、p型半導体層又はn型半導体層の不純物濃度とにより、MISダイオードのオン／オフ比を向上させることができる。
さらに、単層及び複数層の絶縁膜中にトラップ準位（不純物やSiなどのドットや欠陥）を非対称な位置に組み込むことでもオン／オフ比の改善を可能にする。
究極的には、絶縁膜の極薄化によって著しいForward電流の改善も可能である。実際には、自然酸化やSPAにより形成される極薄のSiOx、SiNx、TiOx、NiOx、WOx等を使用することにより電流特性を向上することができる。
D. SMISダイオード
(a) 構造
図３４は、SMISダイオードの構造の第一例を示している。
このSMISダイオードＤ-smisは、p型半導体層１５、絶縁層２１、メタル層２３及びn型半導体層１３のスタック構造から構成される。
電極層１２上にSMISダイオードＤ-smisが配置され、SMISダイオードＤ-smis上に電極層１６が配置され、電極層１６上に可変抵抗素子(ReRAM)又は相変化素子(PCRAM)からなるメモリ素子１７が配置され、メモリ素子１７上に電極層１８が配置される。
メモリ素子と整流素子との位置関係及び構造については、整流素子の整流性が失われないことを条件に様々な変更が可能である。例えば、メモリ素子と整流素子とが上下逆、整流素子のアノードとカソードとが逆、電極層の省略又は追加、不純物の拡散を抑えるバリア層の追加、さらに、これらの組み合わせ、などが可能である。
また、SMISダイオードを構成する絶縁層に、トラップやイオンの移動等による絶縁特性の変化を利用したメモリ機能を付加しても良い。
このようなSMISダイオードＤ-smisは、その第三方向の厚さを100nm以下にしても、セット／リセット時の逆バイアスによる逆方向電流を十分に小さく抑えることができる、という特徴を有する。
例えば、SMISダイオードＤ-smisの第三方向の厚さは、35nm〜100nmの範囲内の値に設定される。例えば、p型半導体層１５を15nmとし、絶縁層２１を1nmとし、メタル層２３を10nmとし、n型半導体層１３を15nmとすれば、SMISダイオードＤ-smisの厚さは、41nmとなる。
メタル層２３は、メタル層２３とp型半導体層１５との間でMIS構造を形成するために、その実効仕事関数が相対的に小さい材料から構成される。具体的には、メタル層２３の実効仕事関数が小さくなると、メタル層２３のフェルミ準位が高くなる。そして、メタル層２３のフェルミ準位は、p型半導体層１５のフェルミ準位よりも高くする。
絶縁層２１の厚さは、p型半導体層１５とメタル層２３との間で電荷のトンネリング現象（直接トンネリング及びＦＮトンネリングの双方を含む）が発生することを条件に決定される。
例えば、絶縁層２１がSiO2から構成される場合、絶縁層２１の厚さは、0.1nm〜3nmの範囲内の値に設定される。また、絶縁層２１がSiN又はAl2O3から構成される場合、絶縁層２１の厚さは、0.1nm〜3nmの範囲内の値に設定される。
絶縁層２１は、欠陥準位を形成する不純物原子、又は、半導体／メタルドット（量子ドット）を含んでいてもよい。この構造により、低温形成可能な微細な整流素子（非オーミック素子）を実現できる。
また、絶縁層２１は、単層であってもよいし、複数層から構成されていてもよい。絶縁層２１が複数層から構成される場合、それら複数層は、互いにバリアハイト又は誘電率が異なっているのが好ましい。
図４０は、SMISダイオードの構造の第二例を示している。
このSMISダイオードＤ-smisは、p型半導体層１５、メタル層２４、絶縁層２１及びn型半導体層１３のスタック構造から構成される。
電極層１２上にSMISダイオードＤ-smisが配置され、SMISダイオードＤ-smis上に電極層１６が配置され、電極層１６上に可変抵抗素子(ReRAM)又は相変化素子(PCRAM)からなるメモリ素子１７が配置され、メモリ素子１７上に電極層１８が配置される。
このようなSMISダイオードＤ-smisは、その第三方向の厚さを100nm以下にしても、セット／リセット時の逆バイアスによる逆方向電流を十分に小さく抑えることができる、という特徴を有する。
例えば、SMISダイオードＤ-smisの第三方向の厚さは、35nm〜80nmの範囲内の値に設定される。例えば、p型半導体層１５を15nmとし、メタル層２４を10nmとし、絶縁層２１を1nmとし、n型半導体層１３を15nmとすれば、SMISダイオードＤ-smisの厚さは、41nmとなる。
メタル層２４は、メタル層２４とn型半導体層１３との間でMIS構造を形成するために、その実効仕事関数が相対的に大きい材料から構成される。具体的には、メタル層２４の実効仕事関数が大きくなると、メタル層２４のフェルミ準位が低くなる。そして、メタル層２４のフェルミ準位は、n型半導体層１３のフェルミ準位よりも低くする。
絶縁層２１の厚さは、メタル層２４とn型半導体層１３との間で電荷のトンネリング現象（直接トンネリング及びＦＮトンネリングの双方を含む）が発生することを条件に決定される。
例えば、絶縁層２１がSiO2から構成される場合、絶縁層２１の厚さは、0.5〜3nmの範囲内の値に設定される。また、絶縁層２１がSiN又はAl2O3から構成される場合、絶縁層２１の厚さは、0.1nm〜3nmの範囲内の値に設定される。
絶縁層２１は、欠陥準位を形成する不純物原子、又は、半導体／メタルドット（量子ドット）を含んでいてもよい。この構造により、低温形成可能な微細な整流素子（非オーミック素子）を実現できる。
また、絶縁層２１は、単層であってもよいし、複数層から構成されていてもよい。絶縁層２１が複数層から構成される場合、それら複数層は、互いにバリアハイト又は誘電率が異なっているのが好ましい。
(b) 動作メカニズム
SMISダイオードの動作メカニズムについて、図３４の構造を例に説明する。
図３５及び図３６は、SMISダイオードのバンド構造を示している。
p型半導体層とメタル層との間に絶縁層を配置し、メタル層にn型半導体層を接触させると、バンド変調前の構造は、図３５に示すようになり、バンド変調後の構造は、図３６に示すようになる。
但し、メタル層のフェルミ準位は、p型半導体層１５のフェルミ準位よりも高い。また、絶縁層は、厚さ1nmのSiO2とする。
このSMISダイオードに順バイアスとして1V未満の電圧を印加すると、図３７に示すように、絶縁層(SiO2)の直接トンネリングによる電荷の移動が発生し、そのバイアスが大きいほど、SMISダイオードに流れる電流が大きくなる。
また、SMISダイオードに順バイアスとして1V以上の電圧を印加すると、図３８に示すように、絶縁層(SiO2)のＦＮトンネリングによる電荷の移動が発生し、そのバイアスが大きいほど、SMISダイオードに流れる電流が大きくなる。
一方、SMISダイオードに逆バイアスとして1V未満の電圧を印加すると、図３９に示すように、絶縁層(SiO2)をトンネリングするキャリアが存在しないため、SMISダイオードに電流が流れることはない。
この例によれば、例えば、1Vの逆バイアスに対して、SMISダイオードの逆方向電流を十分に抑えられることが分かる。同時に、例えば、1Vの順方向バイアスであっても、十分に大きな順方向電流（セット／リセット電流）を得ることができる。
また、絶縁層をさらに厚くすれば、逆バイアス特性をさらに向上させることができる。即ち、絶縁層が厚くなるほど、逆バイアスを印加したときの逆方向電流の値が小さく、かつ、破壊電圧が大きくなる。
但し、図１７で説明したように、一般的に、抵抗変化メモリのダイオードに印加される逆バイアスは、0.8V〜3Vの範囲内となるため、SISダイオードを構成する絶縁層の厚さの範囲は、0.1nm〜3nm（Forming動作を除く）となる。
具体的に絶縁層の厚さをどの位にするかは、順バイアス特性を考慮して決定される。
また、図２９で説明したように、図３４のSMISダイオードでは、メタル層のフェルミ準位をp型半導体層のフェルミ準位よりも高くし、図４０のSMISダイオードでは、メタル層のフェルミ準位をn型半導体層のフェルミ準位よりも低くする必要がある。
そこで、この条件を満たすメタルを、図２９に掲げる材料のなかから選択する。
図４１は、バイアス方向と電流値との関係を示している。
ここでは、MIS/SMISダイオードの特性とSISダイオードの特性とを比較する。
まず、順バイアス特性に関しては、1V（図４１のＡ地点）以上のバイアスに対して、MIS/SMISダイオードに流れる順方向電流(forward current)は、SISダイオードに流れる順方向電流よりも大きくなっている。
また、逆バイアス特性に関しては、3V（図４１のＢ地点）以上のバイアスに対して、MIS/SMISダイオードに流れる逆方向電流(reverse current)は、SISダイオードに流れる逆方向電流とほぼ同じになっている。
従って、MIS/SMISダイオードでは、それに印加されるバイアスを調整することにより、逆バイアス特性の悪化なしに、順バイアス特性を向上させることができる。
(c) 実施例
図４２は、SMISダイオードの構造の第一例を示している。
この構造は、図３４のSMISダイオードに対応する。
第一方向に延びる導電線Ｌ２（ｉ）上には、電極層１２、n型半導体層１３、メタル層２３、絶縁層２１、p型半導体層１５及び電極層１６がスタックされる。SMISダイオードＤ-smisは、n型半導体層１３、メタル層２３、絶縁層２１及びp型半導体層１５から構成される。
電極層１６上には、可変抵抗素子又は相変化素子からなるメモリ素子１７及び電極層１８がスタックされる。電極層１８上には、第一方向に交差する第二方向に延びる導電線Ｌ３（ｊ）が配置される。
このようなSMISダイオードＤ-smisでは、上述のセット／リセット動作を実現するために、セット／リセット時に逆バイアスが印加されるSMISダイオードの逆方向電流(reverse current)を十分に抑えることが必要である。
そのために、SMISダイオードＤ-smisの第三方向の厚さは、35nm〜80nmの範囲内の値に設定される。例えば、n型半導体層１３を15nmとし、メタル層２３を10nmとし、絶縁層２１を1nmとし、p型半導体層１５を15nmとすれば、SMISダイオードＤ-smisの厚さは、41nmとなる。
図４３は、図４２のSMISダイオードの変形例を示している。
このSMISダイオードが図４２の構造と異なる点は、真性半導体層２５を有していることにある。具体的には、真性半導体層２５は、絶縁層２１とp型半導体層１５との間に配置される。
このように、真性半導体層２５を付加すれば、SMISダイオードの逆バイアス特性をさらに向上させることができる。
図４４は、SMISダイオードの構造の第二例を示している。
この構造は、図４０のSMISダイオードに対応する。
第一方向に延びる導電線Ｌ２（ｉ）上には、電極層１２、n型半導体層１３、絶縁層２１、メタル層２４、p型半導体層１５及び電極層１６がスタックされる。SMISダイオードＤ-smisは、n型半導体層１３、絶縁層２１、メタル層２４及びp型半導体層１５から構成される。
電極層１６上には、可変抵抗素子又は相変化素子からなるメモリ素子１７及び電極層１８がスタックされる。電極層１８上には、第一方向に交差する第二方向に延びる導電線Ｌ３（ｊ）が配置される。
このようなSMISダイオードＤ-smisでは、上述のセット／リセット動作を実現するために、セット／リセット時に逆バイアスが印加されるSMISダイオードの逆方向電流(reverse current)を十分に抑えることが必要である。
そのために、SMISダイオードＤ-smisの第三方向の厚さは、35nm〜80nmの範囲内の値に設定される。例えば、n型半導体層１３を15nmとし、絶縁層２１を1nmとし、メタル層２４を10nmとし、p型半導体層１５を15nmとすれば、SMISダイオードＤ-smisの厚さは、41nmとなる。
図４５は、図４４のSMISダイオードの変形例を示している。
このSMISダイオードが図４４の構造と異なる点は、真性半導体層２５を有していることにある。具体的には、真性半導体層２５は、絶縁層２１とn型半導体層１３との間に配置される。
このように、真性半導体層２５を付加すれば、SMISダイオードの逆バイアス特性をさらに向上させることができる。すなわち、許されるアスペクト比の中で、真性半導体層の厚膜化と絶縁膜の厚膜化との二つで逆バイアス特性を抑制できることになる。
ここで、絶縁膜２１を厚くすることにより、逆バイアス時の電流が大幅に抑制できるが、順方向電流が流れ難くなる。そのため、絶縁膜２１を薄くすると共に、真性半導体層２５を付加すれば、逆バイアス時の電流を抑制しつつ、順方向電流を稼ぐことが可能となる。
さらに、MISダイオードに加えて、半導体-メタル間のショットキーダイオード（オーミック接合も含む）ができ、さらなる細かな電流特性の調節が可能となる。
例えば、P型半導体を5nmとし、真性半導体層を60nm程度とし、絶縁膜をバリアハイトが低い極薄(1nm以下)のSiNとすれば、メタルを10nmとしても、それらの合計の厚さは、75nm程度となるため、電流を稼ぎつつ、真性半導体の効果によってReverseを抑制することができる。
(d) 材料例
以下、SMISダイオードを整流素子とする抵抗変化メモリの材料例を説明する。
SMISダイオードを構成するp型半導体層及びn型半導体層は、Si、 SiGe、 SiC、 Ge、 C、 GaAs、酸化物半導体、窒化物半導体、炭化物半導体及び硫化物半導体のグループから選択される。
p型半導体層（陽極層）は、p型Si、TiO2、ZrO2、InZnOx、ITO、Sbを含むSnO2、Alを含むZnO、AgSbO3、InGaZnO4、ZnO・SnO2のうちの一つであるのが好ましい。
n型半導体層（陰極層）は、n型Si、NiOx、ZnO、Rh2O3、Nを含むZnO、La2CuO4のうちの一つであるのが好ましい。
SMISダイオードを構成する絶縁層は、例えば、以下の材料から選択される。
A) 酸化物
・ SiO2、Al2O3、Y2O3、La2O3、Gd2O3、Ce2O3、CeO2、Ta2O5、HfO2、ZrO2、TiO2、HfSiO、HfAlO、ZrSiO、ZrAlO、AlSiO
・ AB2O4
但し、A及びBは、同じ又は異なる元素で、かつ、Al、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Geのうちの一つである。
例えば、Fe3O4、FeAl2O4、Mn1+xAl2-xO4+y、Co1+xAl2-xO4+y、MnOxなど
・ ABO3
但し、A及びBは、同じ又は異なる元素で、かつ、Al、La、、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Snのうちの一つである。
例えば、LaAlO3、SrHfO3、SrZrO3、SrTiO3など
B) 酸窒化物
・ SiON、AlON、YON、LaON、GdON、CeON、TaON、HfON、ZrON、TiON、LaAlON、SrHfON、SrZrON、SrTiON、HfSiON、HfAlON、ZrSiON、ZrAlON、AlSiON
・ 上述のA) 酸化物の酸素元素の一部を窒素元素で置換した材料
SMISダイオードを構成する絶縁層は、SiO2、 SiN、 Si3N4、 Al2O3、 SiON、 HfO2、 HfSiON、 Ta2O5、 TiO2、 SrTiO3のグループから選択されるのが好ましい。
特にSIO2、SiN、SiONなどのSi系の絶縁膜に関しては、酸素元素、窒素元素の濃度がそれぞれ1×1018atoms/cm3以上であるものを含む。
また、絶縁層は、欠陥準位を形成する不純物原子、又は、半導体／メタルドット（量子ドット）を含む材料を含む。
ワード線／ビット線として機能する導電線は、W 、WN、 Al、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、TiN、WSix、 TaSix、PdSix、ErSix、YSix、PtSix、HfSix、NiSix、 CoSix、TiSix、VSix、CrSix、MnSiｘ,FeSixなどから構成される。
電極層は、金属元素単体または複数の混合物、シリサイドや酸化物、窒化物などが挙げられ、具体的にはPt、 Au、 Ag、 TiAlN、 SrRuO、 Ru、 RuN、 Ir、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、TiN、 TaN、 LaNiO、 Al、 PtIrOx、 PtRhOx、 Rh、 TaAlN 、SiTiOx、WSix、TaSix、PdSix、PtSix、IrSix、ErSix、YSix、HfSix、NiSix、 CoSix、TiSix、VSix、CrSix、MnSiｘ、FeSixなどから構成される。電極層は、バリアメタル層又は接着層としての機能を同時に有していてもよい。
但し、この電極層は、SMISダイオードを構成するメタル層を含む（併用可）。
SMISダイオードを構成するメタル層は、
A). 単一元素または複数の金属元素の混合物、
B). 酸化物、炭化物、ホウ化物、窒化物若しくはケイ化物としての化合物金属、
C). TiNx、TiCx、TiBx、TiSix、TaCx、TaBx、TaNx、WCx、WBx、W、WSix、TaCx、TaBx、TaNx、TaSix、LaBx、LaNx、LaSix、HfSix、Hf、YSix、ErSi、 NiSi、NiSix、PtSix、PdSix、CoSix、MnSix、CrSix、FeSix
のうちの一つまたは複数の組み合わせから構成される。
メモリ素子は、例えば、二元系又は三元系の金属酸化物や有機物などから構成される。
(e) 効果
SMISダイオードを抵抗変化メモリの整流素子として使用すれば、整流性を維持しつつ、その厚さを、p-n接合ダイオード及びp-i-nダイオードに比べて1/3〜1/5にすることができる。言い換えると、SMISダイオードの厚さをp-n接合ダイオード又はp-i-nダイオードと同じにした場合、逆バイアスが印加された状態のSMISダイオードの逆方向電流は、同一の逆バイアスが印加された状態のp-n接合ダイオード又はp-i-nダイオードのそれに比べて3桁以上小さくなる。
従って、抵抗変化メモリの消費電力の低減、動作速度の向上、読み出しの容易化などを実現することができる。
また、SMISダイオードの陽極層及び陰極層のうちの一方は、メタルから構成され、他方は、半導体から構成されるため、メタルの実効仕事関数（フェルミ準位）と半導体のフェルミ準位との調整を図ることにより整流性の制御を行うことができる。
特に、陰極層がメタルであるときは、順バイアス時において、電子を注入する側のメタル層のフェルミ準位を相対的に高くし、電子を受ける側のp型半導体層のフェルミ準位を相対的に低くすることにより、整流性を高めることができる。
また、陽極層がメタルであるときは、順バイアス時において、電子を受ける側のメタル層のフェルミ準位を相対的に低くし、電子を注入する側のn型半導体層のフェルミ準位を相対的に高くすることにより、整流性を高めることができる。
p-i-nダイオードでは、最小加工寸法が30nm以下になると、半導体層内の不純物濃度のばらつきによる特性のばらつきが問題になるが、SMISダイオードでは、陽極層及び陰極層のうちの一つがメタル層であるため、そのような特性のばらつきが軽減される。
また、SMISダイオードでは、半導体層の空乏化についても、陽極層及び陰極層のうちの一方（メタル層側）のみについて考えればよく、ダイオードの薄膜化に貢献できる。
SMISダイオードでは、半導体層とメタル層との接触によりショットキーバリアを作ることができるため、MISダイオードの整流性に加えてショットキーダイオードの整流性を加えることができる。それ故、SMISダイオードの整流性は、メタル層に接触する半導体層の不純物濃度により制御することも可能である。
さらに、SMISダイオードを構成する絶縁層を複数層から構成し、これら複数層のバリアハイト又は誘電率を互いに異ならせれば、これらと、p型半導体層又はn型半導体層の不純物濃度とにより、SMISダイオードのオン／オフ比を向上させることができる。
さらに、単層及び複数層の絶縁膜中にトラップ準位（不純物やSiなどのドットや欠陥）を非対称な位置に組み込むことでもオン／オフ比の改善を可能にする。
究極的には、絶縁膜の極薄化によって著しいForward電流の改善も可能である。実際には、自然酸化やSPAにより形成される極薄のSiOx、SiNx、TiOx、NiOx、WOx等を使用することにより電流特性を向上することができる。
E. MIMダイオード
(a) 構造
図４６は、MIMダイオードの構造を示している。
このMIMダイオードＤ-mimは、メタル層２３、絶縁層２１Ａ，２１Ｂ及びメタル層２４のスタック構造から構成される。
メモリ素子と整流素子との位置関係及び構造については、整流素子の整流性が失われないことを条件に様々な変更が可能である。例えば、メモリ素子と整流素子とが上下逆、整流素子のアノードとカソードとが逆、電極層の省略又は追加、不純物の拡散を抑えるバリア層の追加、さらに、これらの組み合わせ、などが可能である。
また、MIMダイオードを構成する絶縁層に、トラップやイオンの移動等による絶縁特性の変化を利用したメモリ機能を付加しても良い。
絶縁層２１Ａを構成する材料のバリアハイト（又は電子親和力）は、絶縁層２１Ｂを構成する材料のバリアハイト（又は電子親和力）とは異なる。例えば、絶縁層２１Ａを構成する材料のバリアハイトは、絶縁層２１Ｂを構成する材料のバリアハイトよりも高い。
また、二つのメタル層２３，２４の実効仕事関数は、異なっているのが好ましい。例えば、絶縁層２１Ａを構成する材料のバリアハイトが絶縁層２１Ｂを構成する材料のバリアハイトよりも高いとき、メタル層２３の実効仕事関数をメタル層２４の実効仕事関数よりも大きくする。
この場合、メタル層２３のフェルミ準位は、メタル層２４のフェルミ準位よりも低くなる。
MIMダイオードＤ-mim上には、可変抵抗素子(ReRAM)又は相変化素子(PCRAM)からなるメモリ素子１７が配置され、メモリ素子１７上には、電極層１８が配置される。
このようなMIMダイオードＤ-mimは、その第三方向の厚さを100nm以下にしても、セット／リセット時の逆バイアスによる逆方向電流を十分に小さく抑えることができる、という特徴を有する。
例えば、MIMダイオードＤ-mimの第三方向の厚さは、10nm〜30nmの範囲内の値に設定される。例えば、メタル層２３を10nmとし、絶縁層２１Ａ，２１Ｂの合計の厚さを1nmとし、メタル層２４を10nmとすれば、MIMダイオードＤ-mimの厚さは、21nmとなる。
絶縁層２１Ａ，２１Ｂの厚さは、二つのメタル層２３，２４の間で電荷のトンネリング現象（直接トンネリング及びＦＮトンネリングの双方を含む）が発生することを条件に決定される。例えば、絶縁層２１Ａ，２１Ｂの合計の厚さは、0.5〜3nmの範囲内の値に設定される。
絶縁層２１Ａ，２１Ｂは、それぞれ、欠陥準位を形成する不純物原子、又は、半導体／メタルドット（量子ドット）を含んでいてもよい。この構造により、低温形成可能な微細な整流素子（非オーミック素子）を実現できる。
また、MIMダイオードを構成する絶縁層の数は、二つに限られず、三つ以上であってもよい。例えば、図５０に示すように、二つのメタル層２３，２４の間に、三つの絶縁層２１Ａ，２１Ｂ，２１Ｃを配置してもよい。
これら三つの絶縁層２１Ａ，２１Ｂ，２１Ｃのバリアハイトは、互いに異なっているのが好ましい。
(b) 動作メカニズム
MIMダイオードの動作メカニズムについて、まず、図４６の構造を例に説明する。
図４７は、MIMダイオードのバンド構造を示している。
バイアスが印加されていない状態において、絶縁層２１Ａのバリアハイトは、絶縁層２１Ｂのバリアハイトよりも高くなっている。例えば、絶縁層２１Ａは、厚さ0.5nmのSiO2とし、絶縁層２１Ｂは、厚さ1nmのTiO2とする。
このMIMダイオードに順バイアスを印加すると、図４８に示すように、電子は、絶縁層２１Ａの厚さのみを感じるため、絶縁層２１ＡのＦＮトンネリングによる電荷の移動が発生し、そのバイアスが大きいほど、MIMダイオードに流れる電流が大きくなる。
一方、MIMダイオードに逆バイアスを印加すると、図４９に示すように、電子は、二つの絶縁層２１Ａ，２１Ｂの合計の厚さを感じるため、絶縁層２１Ａ，２１Ｂをトンネリングするキャリアが存在せず、MIMダイオードに電流が流れることはない。
この例によれば、逆バイアスに対して、MIMダイオードの逆方向電流を十分に抑えられることが分かる。同時に順方向バイアスに対して、十分に大きな順方向電流（セット／リセット電流）を得ることができる。
次に、図５０の構造を例に説明する。
図５１は、MIMダイオードのバンド構造を示している。
バイアスが印加されていない状態において、絶縁層２１Ａ，２１Ｂ，２１Ｃのバリアハイトは、互いに異なっている。例えば、絶縁層２１Ａは、厚さ0.5nmのSiO2とし、絶縁層２１Ｂは、厚さ1nmのTiO2とし、絶縁層２１Ｃは、厚さ0.5nmのSiNとする。
このMIMダイオードに順バイアスを印加すると、図５２に示すように、電子は、絶縁層２１Ａの厚さのみを感じるため、絶縁層２１ＡのＦＮトンネリングによる電荷の移動が発生し、そのバイアスが大きいほど、MIMダイオードに流れる電流が大きくなる。
一方、MIMダイオードに逆バイアスを印加すると、図５３に示すように、電子は、三つの絶縁層２１Ａ，２１Ｂ，２１Ｃの合計の厚さを感じるため、絶縁層２１Ａ，２１Ｂ，２１Ｃをトンネリングするキャリアが存在せず、MIMダイオードに電流が流れることはない。
この例によれば、逆バイアスに対して、MIMダイオードの逆方向電流を十分に抑えられることが分かる。同時に順方向バイアスに対して、十分に大きな順方向電流（セット／リセット電流）を得ることができる。
(c) 実施例
図５４は、MIMダイオードの構造を示している。
この構造は、図４６のMIMダイオードに対応する。
第一方向に延びる導電線Ｌ２（ｉ）上には、メタル層（電極層）２３、絶縁層２１Ａ，２１Ｂ及びメタル層（電極層）２４がスタックされる。MIMダイオードＤ-mimは、これらメタル層２３、絶縁層２１Ａ，２１Ｂ及びメタル層２４から構成される。
MIMダイオードＤ-mim上には、可変抵抗素子又は相変化素子からなるメモリ素子１７及び電極層１８がスタックされる。電極層１８上には、第一方向に交差する第二方向に延びる導電線Ｌ３（ｊ）が配置される。すなわち、図１０に示した電極層１２及び電極層１６をMIMダイオードのメタル層２３及びメタル層２４として用いた構造である。その結果、メモリセルＭＣの高さをさらに低くすることができる。
このようなMIMダイオードＤ-mimでは、上述のセット／リセット動作を実現するために、セット／リセット時に逆バイアスが印加されるMIMダイオードの逆方向電流(reverse current)を十分に抑えることが必要である。
そのために、MIMダイオードＤ-mimの第三方向の厚さは、10nm〜30nmの範囲内の値に設定される。例えば、メタル層２３を10nmとし、絶縁層２１Ａ，２１Ｂの合計の厚さを1nmとし、メタル層２４を10nmとすれば、MIMダイオードＤ-mimの厚さは、21nmとなる。
(d) 材料例
以下、MIMダイオードを整流素子とする抵抗変化メモリの材料例を説明する。
MIMダイオードを構成する複数の絶縁層は、それぞれ、例えば、以下の材料から選択される。
A) 酸化物
・ SiO2、Al2O3、Y2O3、La2O3、Gd2O3、Ce2O3、CeO2、Ta2O5、HfO2、ZrO2、TiO2、HfSiO、HfAlO、ZrSiO、ZrAlO、AlSiO
・ AB2O4
但し、A及びBは、同じ又は異なる元素で、かつ、Al、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Geのうちの一つである。
例えば、Fe3O4、FeAl2O4、Mn1+xAl2-xO4+y、Co1+xAl2-xO4+y、MnOxなど
・ ABO3
但し、A及びBは、同じ又は異なる元素で、かつ、Al、La、、Hf、Ta、W、Re、Os、Ir、Pt、Au、Hg、Tl、Pb、Bi、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Zn、Ga、Ge、Y、Zr、Nb、Mo、Tc、Ru、Rh、Pd、Ag、Cd、In、Snのうちの一つである。
例えば、LaAlO3、SrHfO3、SrZrO3、SrTiO3など
B) 酸窒化物
・ SiON、AlON、YON、LaON、GdON、CeON、TaON、HfON、ZrON、TiON、LaAlON、SrHfON、SrZrON、SrTiON、HfSiON、HfAlON、ZrSiON、ZrAlON、AlSiON
・ 上述のA) 酸化物の酸素元素の一部を窒素元素で置換した材料
特に、MIMダイオードを構成する複数の絶縁層は、それぞれ、SiO2、 SiN、 Si3N4、 Al2O3、 SiON、 HfO2、 HfSiON、 Ta2O5、 TiO2、 SrTiO3のグループから選択されるのが好ましい。
特にSIO2、SiN、SiONなどのSi系の絶縁膜に関しては、酸素元素、窒素元素の濃度がそれぞれ1×1018atoms/cm3以上であるものを含む。
但し、複数の絶縁層のバリアハイトは、互いに異なる。
また、絶縁層は、欠陥準位を形成する不純物原子、又は、半導体／メタルドット（量子ドット）を含む材料を含む。
ワード線／ビット線として機能する導電線は、W 、WN、 Al、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、TiN、WSix、 TaSix、PdSix、ErSix、YSix、PtSix、HfSix、NiSix、 CoSix、TiSix、VSix、CrSix、MnSiｘ,FeSixなどから構成される。
電極層は、金属元素単体または複数の混合物、シリサイドや酸化物、窒化物などが挙げられ、具体的にはPt、 Au、 Ag、 TiAlN、 SrRuO、 Ru、 RuN、 Ir、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、TiN、 TaN、 LaNiO、 Al、 PtIrOx、 PtRhOx、 Rh、 TaAlN 、SiTiOx、WSix、TaSix、PdSix、PtSix、IrSix、ErSix、YSix、HfSix、NiSix、 CoSix、TiSix、VSix、CrSix、MnSiｘ、FeSixなどから構成される。電極層は、バリアメタル層又は接着層としての機能を同時に有していてもよい。
但し、この電極層は、MISダイオードを構成するメタル層を含む（併用可）。
MIMダイオードを構成する二つのメタル層は、
A). 単一元素、
B). 酸化物、炭化物、ホウ化物、窒化物若しくはケイ化物としての化合物金属、
C). TiNx、TiCx、TiBx、TiSix、TaCx、TaBx、TaNx、WCx、WBx、W、WSix、TaCx、TaBx、TaNx、TaSix、HfSix、Hf、YSix、ErSix
のうちの一つから構成される。
但し、二つのメタル層の実効仕事関数は、互いに異なっているのが好ましい。
例えば、二つのメタル層のうちの一方を、小さな実効仕事関数を有するErSix、HfSix、YSix、TaCx、TaNx、TiNx、TiCx、TiBx、LaBx、La、LaNｋのうちの一つから構成するとき、他方は、大きな実効仕事関数を有するWNx、W、WBx、WCx、Pt、PtSix、Pd、PdSix、Ir、IrSixのうちの一つから構成するのが好ましい。
メモリ素子は、例えば、二元系又は三元系の金属酸化物から構成される。
(e) 効果
MIMダイオードを抵抗変化メモリの整流素子として使用すれば、整流性を維持しつつ、その厚さを、p-n接合ダイオード及びp-i-nダイオードに比べて1/5〜1/10にすることができる。言い換えると、MIMダイオードの厚さをp-n接合ダイオード又はp-i-nダイオードと同じにした場合、逆バイアスが印加された状態のMIMダイオードの逆方向電流は、同一の逆バイアスが印加された状態のp-n接合ダイオード又はp-i-nダイオードのそれに比べて3桁以上小さくなる。
従って、抵抗変化メモリの消費電力の低減、動作速度の向上、読み出しの容易化などを実現することができる。
また、MIMダイオードの陽極層及び陰極層は、それぞれメタルから構成されるため、メタルの実効仕事関数（フェルミ準位）の調整を図ることにより整流性の制御を行うことができる。
p-i-nダイオードでは、最小加工寸法が30nm以下になると、半導体層内の不純物濃度のばらつきによる特性のばらつきが問題になるが、MIMダイオードでは、陽極層及び陰極層の双方がメタル層であるため、そのような特性のばらつきが軽減される。
また、MIMダイオードでは、半導体層の空乏化について検討する必要がないため、ダイオードの薄膜化に貢献できる。
さらに、MIMダイオードを構成する絶縁層を複数層から構成し、これら複数層のバリアハイト又は誘電率を互いに異ならせれば、これらにより、MIMダイオードのオン／オフ比を向上させることができる。
さらに、単層及び複数層の絶縁膜中にトラップ準位（不純物やSiなどのドットや欠陥）を非対称な位置に組み込むことでもオン／オフ比の改善を可能にする。
究極的には、絶縁膜の極薄化によって著しいForward電流の改善も可能である。実際には、自然酸化やSPAにより形成される極薄のSiOx、SiNx、TiOx、NiOx、WOx等を使用することにより電流特性を向上することができる。
３． 適用例
本発明の抵抗変化メモリは、現在、製品化されている機器に使用されているメモリ、例えば、磁気メモリ、ＮＡＮＤフラッシュメモリ、ダイナミックランダムアクセスメモリなどにとって変わる次世代ユニバーサルメモリとして非常に有望である。
このため、本発明は、高速ランダム書き込み可能なファイルメモリ、高速ダウンロード可能な携帯端末、高速ダウンロード可能な携帯プレーヤー、放送機器用半導体メモリ、ドライブレコーダ、ホームビデオ、通信用大容量バッファメモリ、防犯カメラ用半導体メモリなどに対して適用可能である。
４． むすび
本発明によれば、抵抗変化メモリに要求される整流素子の特性を満たすと同時にその厚さも十分に薄くすることができる。
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
本発明の抵抗変化メモリは、次世代ユニバーサルメモリとして産業上のメリットは多大である。
１： 抵抗変化メモリ、 ２： クロスポイント型メモリセルアレイ、 ３： 第一制御回路、 ４： 第二制御回路、 ５： ホスト、 ６： コマンド・インターフェイス回路、 ７： データ入出力バッファ、 ８： ステートマシーン、 ９： アドレスバッファ、 １０： パルスジェネレータ、 １１： 半導体基板、 １２，１６，１８： 電極層、 １３： n型半導体層（陰極層）、 １４，２２，２５： 真性半導体層、 １５： p型半導体層（陽極層）、 １７： メモリ素子、 ２１： 絶縁層、 ２３，２４： メタル層。

Claims (5)

  1. 第一方向に延びる第一導電線と、前記第一方向に交差する第二方向に延びる第二導電線と、前記第一導電線と前記第二導電線との間に直列接続されるメモリ素子及び整流素子から構成されるセルユニットと、前記第一導電線及び前記第二導電線に接続される制御回路とを具備し、
    前記メモリ素子及び前記整流素子は、前記第一方向及び前記第二方向に交差する第三方向に直列接続され、
    前記制御回路は、前記メモリ素子に印加される電圧を制御することにより、前記メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させ、
    前記整流素子は、陽極層、陰極層及びこれらの間の絶縁層を有し、前記陽極層及び前記陰極層のうちの一方がメタル層、他方が半導体層から構成されるMISダイオードであることを特徴とする抵抗変化メモリ。
  2. 前記MISダイオードは、真性半導体層をさらに有することを特徴とする請求項１に記載の抵抗変化メモリ。
  3. 第一方向に延びる第一導電線と、前記第一方向に交差する第二方向に延びる第二導電線と、前記第一導電線と前記第二導電線との間に直列接続されるメモリ素子及び整流素子から構成されるセルユニットと、前記第一導電線及び前記第二導電線に接続される制御回路とを具備し、
    前記メモリ素子及び前記整流素子は、前記第一方向及び前記第二方向に交差する第三方向に直列接続され、
    前記制御回路は、前記メモリ素子に印加される電圧を制御することにより、前記メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させ、
    前記整流素子は、陽極層、陰極層及びこれらの間の絶縁層を有し、前記陽極層及び前記陰極層の双方が半導体層であり、前記半導体層の間にメタル層及び絶縁層を有するSMISダイオードであることを特徴とする抵抗変化メモリ。
  4. 前記SMISダイオードは、真性半導体層をさらに有することを特徴とする請求項３に記載の抵抗変化メモリ。
  5. 前記絶縁層は、単一層又は複数層から構成され、かつ、SiO2、 SiN、 Si3N4、 Al2O3、 SiON、 HfO2、 HfSiON、 Ta2O5、 TiO2、 SrTiO3のグループから選択される一つを含むことを特徴とする請求項１乃至４のいずれか１項に記載の抵抗変化メモリ。
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