JPWO2009069252A1 - 不揮発性記憶装置およびその製造方法 - Google Patents
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Abstract
Description
本発明は、抵抗変化層を用いたクロスポイント型の不揮発性記憶装置に関し、特にダイオードを配線層に集積化した構成に関する。
上記目的を達成するために本発明の不揮発性記憶装置は、基板と、前記基板上に形成された互いに平行に形成された複数の第1の配線と、前記基板及び前記第1の配線上に形成された第1の層間絶縁層と、前記第1の配線上の前記第1の層間絶縁層に形成された第1のメモリセルホールと、前記第1のメモリセルホールの内部に形成され、前記第1の配線に接続される第1の抵抗変化層と、前記第1のメモリセルホールの内部に形成され、前記第1の抵抗変化層上に形成される第1のダイオード素子の下部電極と、前記下部電極の上面を覆うとともに、前記第1の層間絶縁層上に形成され、前記第1の配線と直交し、かつ前記第1のダイオード素子の半導体層、導電層、第2のダイオード素子の半導体層をこの順に積層された複数層からなる互いに平行に形成された複数の第2の配線と、前記第2の配線及び前記前記第1の層間絶縁層上に形成された第2の層間絶縁層と、前記第2の配線上の前記第2の層間絶縁層を貫通して形成された第2のメモリセルホールと、前記第2のメモリセルホールの内部に形成され、前記第2の配線に接続される第2のダイオード素子の上部電極と、前記第2のメモリセルホールの内部に形成され、前記第2のダイオード素子の上部電極に接続される第2の抵抗変化層と、前記第2の抵抗変化層の上面を覆うとともに、前記第2の層間絶縁層上に形成され、前記第2の配線と直交し、かつ互いに平行に形成された、複数の第3の配線とを備えることを特徴とする。
本発明は、上記構成を採用することにより、ダイオード素子と抵抗変化層とを組み合わせたクロスポイント型構成において充分な電流容量を確保することができる。また、階層ビット線構造の特徴をいかして、積層構造の偶数層の配線に、上下のメモリセルのダイオード素子の電極を共用する構成とすることで、製造方法が容易でかつ微細化に適した不揮発性記憶装置を実現できるという大きな効果を奏する。
1 基板
2 第1の層間絶縁層
2A 第1の層間絶縁層(下層側)
2B 第1の層間絶縁層(上層側)
3 第1の配線
3A 第1の配線を埋め込み形成するための溝
4 第1のスルーホール
5 第1の抵抗変化層
6 第1の電極層
7 第1の半導体層
8 導電層
9 第1のダイオード素子(MSMダイオード)
10 第2の半導体層
11 第2の配線
12 第2の層間絶縁層
13 第2のスルーホール
14 第2の電極層
15 第2のダイオード素子(MSMダイオード)
16 第2の抵抗変化層
17 第3の配線
17A 第3の配線を埋め込み形成するための溝
18 第1の引き出しコンタクトプラグ
18A 第1の引き出しコンタクトプラグを埋め込み形成するための開口部
19 第1の引き出し配線
19A 第1の引き出し配線を埋め込み形成するための溝
20 第3の層間絶縁層
20A 第3の層間絶縁層(下層側)
21 第3のスルーホール
22 第3の抵抗変化層
23 第3の電極層
24 第3の半導体層
25 導電層
26 第3のダイオード素子(MSMダイオード)
27 第4の半導体層
28 第4の配線
29 第4の層間絶縁層
30 第4のスルーホール
31 第4の電極層
32 第4のダイオード素子(MSMダイオード)
33 第4の抵抗変化層
34 第5の配線
35 第2の引き出しコンタクトプラグ
36 第2の引き出し配線
37 第6の配線
38 第7の配線
39 第8の配線
40 第9の配線
41 選択スイッチ
42 選択スイッチ
43 グローバルビット線
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付しており、説明を省略する場合がある。また、記憶部等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。
図1は、本発明の第1実施形態に係る2層構造のクロスポイント型の不揮発性記憶装置の概略構成の一例を示す側方断面図である。本実施の形態の不揮発性記憶装置は、基板1と、この基板1上に形成されたストライプ形状の第1の配線3と、第1の配線3を被覆して基板1上に形成された第1の層間絶縁層2と、第1の層間絶縁層2上に第1の配線3と直交するように形成されたストライプ形状の第2の配線11と、第2の配線11を被覆して第1の層間絶縁層3上に形成された第2の層間絶縁層12と、第2の層間絶縁層12上に形成されたストライプ形状の第3の配線17とを備えている。
第2の配線11と第3の配線17が立体交差する領域(立体交差点)には、第2の層間絶縁層12を貫通するように第2のスルーホール13(メモリセルホール)が形成されている。この第2のスルーホール13中には第2の配線11が露出しており、その上に第2の電極層14(第2のダイオード素子15の上部電極)と第2の抵抗変化層16とがこの順に積層するように充填されている。かかる構成により、第2の電極層14と第1の抵抗変化層16とは、第2の配線11と第3の配線17とを電気的に接続する。図1の例では、第2の配線11(第2の半導体層10)と第2の電極層14とは物理的に(直接的に)接するように形成され、第2の電極層14と第2の抵抗変化層16とは物理的に(直接的に)接するように形成され、第2の抵抗変化層16と第3の配線17とは物理的に(直接的に)接するように形成されている。
以上の構成において、第2の配線11の長手方向の長さ(例えば5μm)は、第1の配線3及び/又は第3の配線17の長手方向の長さ(例えば150μm)よりも短い構成とすることが好ましい。このような構成とすることにより、導電層8に抵抗率が高い材料を用いた場合でも、第2の配線11中を信号が伝達する時間を短くでき、第2の配線11中での電位降下を小さくできる。これにより、導電層8の材料として、ダイオード機能に適した電極材料(タンタル、窒化タンタル、チタン、窒化チタン、タングステン、白金)を自由に選択することができる。また、クロスポイントメモリを駆動するための回路とメモリセルとの間の配線における信号の遅延や、配線抵抗によるメモリセルへの印加電圧の不足を防止することができる。
図3は、本発明の第2実施形態に係る4層構造のクロスポイント型の不揮発性記憶装置の概略構成の一例を示す側方断面図である。第1実施形態との違いは、第3の配線17上に更にクロスポイントメモリの構造(図1の第1の層間絶縁層2および第1のスルーホール4および第1の抵抗変化層5および第1の電極層6および第2の配線11および第2の層間絶縁層12および第2のスルーホール13および第2の電極層14および第2の抵抗変化層16および第3の配線17とからなるクロスポイントメモリ層と同様の構成要素からなる構成単位)が積層されていることである。積層にあたり、下側のクロスポイントメモリ2層の最上部にある配線(上側の抵抗変化素子の上部電極)と上側のクロスポイントメモリの最下部にある配線(下側の抵抗変化素子の下部電極)とは同一部材となる。図1と図3とで共通する構成要素については同一符号を付して説明を省略する。
図4は、本発明の第3実施形態に係る8層クロスポイント型で階層ビット線構造を有する不揮発性記憶装置の概略構成の一例を示す側方断面図である。本第3実施形態は第1実施形態の構造を多層化して、階層ビット線構造に適用したものである。図1と図4とで共通する構成要素については同一符号を付して説明を省略する。
次に、図5〜 図7を用いて本発明の第1実施形態の不揮発性記憶装置の第1の製造方法について説明する。
次に、図8〜 図10を用いて本発明の第1実施形態の不揮発性記憶装置の第2の製造方法について説明する。なお、第1の絶縁層2中に第1のスルーホール4を形成する工程を示した図8(d)から、第2のスルーホール13内に第2の抵抗変化層16を埋め込み形成する工程を示した図10(a)までの工程は、図5(c)〜図6(d)と同様であるので、ここでは説明を省略する。また配線、層間絶縁層、抵抗変化層、ダイオード素子、コンタクトに用いられた材料なども、本発明の第1実施形態の第1の製造方法の具体的態様で示したものと同様であるので、ここでは説明を省略する。
本発明は、ダイオード素子と抵抗変化層を用いたクロスポイント型の不揮発性記憶装置に関するものであり、メモリ容量が極めて大きい不揮発性メモリを実現することができるので、不揮発性記憶装置を用いる種々の電子機器分野に有用である。
図1は、本発明の第1実施形態に係る2層構造のクロスポイント型の不揮発性記憶装置の概略構成の一例を示す側方断面図である。本実施の形態の不揮発性記憶装置は、基板1と、この基板1上に形成されたストライプ形状の第1の配線3と、第1の配線3を被覆して基板1上に形成された第1の層間絶縁層2と、第1の層間絶縁層2上に第1の配線3と直交するように形成されたストライプ形状の第2の配線11と、第2の配線11を被覆して第1の層間絶縁層3上に形成された第2の層間絶縁層12と、第2の層間絶縁層12上に形成されたストライプ形状の第3の配線17とを備えている。
以上の構成において、第2の配線11の長手方向の長さ(例えば5μm)は、第1の配線3及び/又は第3の配線17の長手方向の長さ(例えば150μm)よりも短い構成とすることが好ましい。このような構成とすることにより、導電層8に抵抗率が高い材料を用いた場合でも、第2の配線11中を信号が伝達する時間を短くでき、第2の配線11中での電位降下を小さくできる。これにより、導電層8の材料として、ダイオード機能に適した電極材料(タンタル、窒化タンタル、チタン、窒化チタン、タングステン、白金)を自由に選択することができる。また、クロスポイントメモリを駆動するための回路とメモリセルとの間の配線における信号の遅延や、配線抵抗によるメモリセルへの印加電圧の不足を防止することができる。
図3は、本発明の第2実施形態に係る4層構造のクロスポイント型の不揮発性記憶装置の概略構成の一例を示す側方断面図である。第1実施形態との違いは、第3の配線17上に更にクロスポイントメモリの構造(図1の第1の層間絶縁層2および第1のスルーホール4および第1の抵抗変化層5および第1の電極層6および第2の配線11および第2の層間絶縁層12および第2のスルーホール13および第2の電極層14および第2の抵抗変化層16および第3の配線17とからなるクロスポイントメモリ層と同様の構成要素からなる構成単位)が積層されていることである。積層にあたり、下側のクロスポイントメモリ2層の最上部にある配線(上側の抵抗変化素子の上部電極)と上側のクロスポイントメモリの最下部にある配線(下側の抵抗変化素子の下部電極)とは同一部材となる。図1と図3とで共通する構成要素については同一符号を付して説明を省略する。
図4は、本発明の第3実施形態に係る8層クロスポイント型で階層ビット線構造を有する不揮発性記憶装置の概略構成の一例を示す側方断面図である。本第3実施形態は第1実施形態の構造を多層化して、階層ビット線構造に適用したものである。図1と図4とで共通する構成要素については同一符号を付して説明を省略する。
次に、図5〜 図7を用いて本発明の第1実施形態の不揮発性記憶装置の第1の製造方法について説明する。
次に、図8〜 図10を用いて本発明の第1実施形態の不揮発性記憶装置の第2の製造方法について説明する。なお、第1の絶縁層2中に第1のスルーホール4を形成する工程を示した図8(d)から、第2のスルーホール13内に第2の抵抗変化層16を埋め込み形成する工程を示した図10(a)までの工程は、図5(c)〜図6(d)と同様であるので、ここでは説明を省略する。また配線、層間絶縁層、抵抗変化層、ダイオード素子、コンタクトに用いられた材料なども、本発明の第1実施形態の第1の製造方法の具体的態様で示したものと同様であるので、ここでは説明を省略する。
2 第1の層間絶縁層
2A 第1の層間絶縁層(下層側)
2B 第1の層間絶縁層(上層側)
3 第1の配線
3A 第1の配線を埋め込み形成するための溝
4 第1のスルーホール
5 第1の抵抗変化層
6 第1の電極層
7 第1の半導体層
8 導電層
9 第1のダイオード素子(MSMダイオード)
10 第2の半導体層
11 第2の配線
12 第2の層間絶縁層
13 第2のスルーホール
14 第2の電極層
15 第2のダイオード素子(MSMダイオード)
16 第2の抵抗変化層
17 第3の配線
17A 第3の配線を埋め込み形成するための溝
18 第1の引き出しコンタクトプラグ
18A 第1の引き出しコンタクトプラグを埋め込み形成するための開口部
19 第1の引き出し配線
19A 第1の引き出し配線を埋め込み形成するための溝
20 第3の層間絶縁層
20A 第3の層間絶縁層(下層側)
21 第3のスルーホール
22 第3の抵抗変化層
23 第3の電極層
24 第3の半導体層
25 導電層
26 第3のダイオード素子(MSMダイオード)
27 第4の半導体層
28 第4の配線
29 第4の層間絶縁層
30 第4のスルーホール
31 第4の電極層
32 第4のダイオード素子(MSMダイオード)
33 第4の抵抗変化層
34 第5の配線
35 第2の引き出しコンタクトプラグ
36 第2の引き出し配線
37 第6の配線
38 第7の配線
39 第8の配線
40 第9の配線
41 選択スイッチ
42 選択スイッチ
43 グローバルビット線
Claims (11)
- 基板と、
前記基板上に形成された互いに平行に形成された複数の第1の配線と、
前記基板及び前記第1の配線上に形成された第1の層間絶縁層と、
前記第1の配線上の前記第1の層間絶縁層に形成された第1のメモリセルホールと、
前記第1のメモリセルホールの内部に形成され、前記第1の配線に接続される第1の抵抗変化層と、
前記第1のメモリセルホールの内部に形成され、前記第1の抵抗変化層上に形成される第1のダイオード素子の下部電極と、
前記下部電極の上面を覆うとともに、前記第1の層間絶縁層上に形成され、前記第1の配線と直交し、かつ前記第1のダイオード素子の半導体層、導電層、第2のダイオード素子の半導体層をこの順に積層された複数層からなる互いに平行に形成された複数の第2の配線と、
前記第2の配線及び前記前記第1の層間絶縁層上に形成された第2の層間絶縁層と、
前記第2の配線上の前記第2の層間絶縁層を貫通して形成された第2のメモリセルホールと、
前記第2のメモリセルホールの内部に形成され、前記第2の配線に接続される前記第2のダイオード素子の上部電極と、
前記第2のメモリセルホールの内部に形成され、前記第2のダイオード素子の上部電極に接続される第2の抵抗変化層と、
前記第2の抵抗変化層の上面を覆うとともに、前記第2の層間絶縁層上に形成され、前記第2の配線と直交し、かつ互いに平行に形成された、複数の第3の配線と
を備えることを特徴とする不揮発性記憶装置。 -
基板と、
前記基板上に第1の方向に延びるように互いに平行に形成された複数の第1の配線と、
前記基板および前記複数の第1の配線の上に形成された第1の層間絶縁層と、
前記第1の層間絶縁層の上に、前記第1の層間絶縁層の厚み方向から見て前記第1の方向と交差する第2の方向に延びるように互いに平行に形成された複数の第2の配線と、
前記第1の層間絶縁層および前記複数の第2の配線の上に形成された第2の層間絶縁層と、
前記第2の層間絶縁層の上に、前記第2の層間絶縁層の厚み方向から見て前記第2の方向と交差する第3の方向に延びるように互いに平行に形成された複数の第3の配線と、を備え、
前記第1の層間絶縁層には、前記第1の配線と前記第2の配線の立体交差点のそれぞれにおいて前記第1の層間絶縁層を貫通するように、複数の第1のスルーホールが形成され、
前記第2の層間絶縁層には、前記第2の配線と前記第3の配線の立体交差点のそれぞれにおいて前記第2の層間絶縁層を貫通するように、複数の第2のスルーホールが形成され、
前記第2の配線は第1の半導体層と導電層と第2の半導体層とがこの順に積層された構造を有し、
さらに、
第1の不揮発性記憶素子が、それぞれの前記第1のスルーホールの内部において前記第1の配線の上に第1の抵抗変化層と第1の電極層とがこの順に積層されることにより構成され、
第2の不揮発性記憶素子が、それぞれの前記第2のスルーホールの内部において前記第2の配線の上に第2の電極層と第2の抵抗変化層とがこの順に積層されることにより構成される、不揮発性記憶装置。
-
前記第1のスルーホールは、両端の開口部が前記第1の配線と前記第2の配線とで完全に覆われるように形成され、
前記第2のスルーホールは、両端の開口部が前記第2の配線と前記第3の配線とで完全に覆われるように形成されている、請求項2に記載の不揮発性記憶装置。
-
前記複数の第1の配線と前記第1の層間絶縁層と前記第1の不揮発性記憶素子と前記複数の第2の配線と前記第2の層間絶縁層と前記第1の不揮発性記憶素子とを有する構成単位が複数積層されてなる、請求項2に記載の不揮発性記憶装置。
-
前記第2の配線の長手方向の長さは、前記第1の配線の長手方向の長さおよび前記第3の配線の長手方向の長さの少なくとも一方より短い、請求項2に記載の不揮発性記憶装置。
-
前記第2の配線の厚みが、前記第1の配線の厚みおよび第3の配線の厚みの少なくとも一方より薄い、請求項2に記載の不揮発性記憶装置。
-
前記第1の配線を構成する材料の電気抵抗率および前記第3の配線を構成する材料の電気抵抗率の少なくとも一方は、前記第2の配線を構成する材料の電気抵抗率より低い、請求項2に記載の不揮発性記憶装置。
-
前記複数の第1の配線および前記複数の第3の配線がワード線機能を有し、
前記複数の第2の配線がビット線機能を有し、
前記構成単位のそれぞれに属する前記第2の配線のそれぞれが厚み方向から見て重なり合うように形成され、
基板側から数えて偶数番目の前記構成単位に属する第2の配線のうち厚み方向から見て重なり合うものが互いに電気的に接続され、
基板側から数えて奇数番目の前記構成単位に属する第2の配線のうち厚み方向から見て重なり合うものが互いに電気的に接続されている、
請求項4に記載の不揮発性記憶装置。
- 基板上に互いに平行に形成された複数の第1の配線を形成する工程と、
前記基板及び第1の配線上に第1の層間絶縁層を形成する工程と、
前記第1の配線上でかつ前記第1の層間絶縁層の所定の位置に第1のメモリセルホールを形成する工程と、
前記第1のメモリセルホール中に第1の抵抗変化層を埋め込み形成する工程と、
前記第1のメモリセルホール中の前記第1の抵抗変化層上に、第1のダイオード素子の下部電極をさらに埋め込み形成する工程と、
前記下部電極の上面を覆うとともに、前記第1の層間絶縁層上に、前記第1の配線と直交し互いに平行に形成され、かつ前記第1のダイオード素子の半導体層、導電層、第2のダイオード素子の半導体層をこの順に積層された複数層からなる複数の第2の配線を形成する工程と、
前記第2の配線及び前記第1の層間絶縁層上に第2の層間絶縁層を形成する工程と、
前記第2の配線上でかつ前記第2の層間絶縁層の所定の位置に第2のメモリセルホールを形成する工程と、
前記第2のメモリセルホール中に第2のダイオード素子の上部電極を埋め込み形成する工程と、
前記第2のメモリセルホール中の前記上部電極上に、第2の抵抗変化層をさらに埋め込み形成する工程と、
前記第2の抵抗変化層の上面を覆うとともに、前記第2の層間絶縁層上に、前記第2の配線と直交し互いに平行に形成された複数の第3の配線を形成する工程と
を含むことを特徴とする不揮発性記憶装置の製造方法。 -
基板上に第1の方向に延びるように互いに平行に複数の第1の配線を形成する工程と、
前記基板および前記複数の第1の配線の上に第1の層間絶縁層を形成する工程と、
それぞれの前記第1の配線の上に所定の間隔で並ぶように前記第1の層間絶縁膜を貫通する複数の第1のスルーホールを形成する工程と、
前記第1のスルーホールの内部において前記第1の配線の上に第1の抵抗変化層と第1の電極層とをこの順に積層する工程と、
前記第1の層間絶縁層の上に、前記第1の層間絶縁層の厚み方向から見て前記第1の方向と交差する第2の方向に延びるように互いに平行に、かつ、前記第1の電極層の上端面の全面を覆うように、第1の半導体層と導電層と第2の半導体層とがこの順に積層された構造を有する複数の第2の配線を形成する工程と、
前記第1の層間絶縁層および前記複数の第2の配線の上に第2の層間絶縁層を形成する工程と、
それぞれの前記第2の配線の上に所定の間隔で並びかつ前記第2の層間絶縁膜を貫通する複数の第2のスルーホールを形成する工程と、
前記第2のスルーホールにおいて前記第2の配線の上に第2の抵抗変化層と第2の電極層とをこの順に積層する工程と、
前記第2の層間絶縁層の上に、前記第2の層間絶縁層の厚み方向から見て前記第2の方向と交差する第3の方向に延びるように互いに平行に、かつ、前記第2の電極層の上端面の全面を覆うように、複数の第3の配線を形成する工程と、を有する、
不揮発性記憶装置の製造方法。
-
前記第1の配線を形成する工程は、前記第1の層間絶縁層に所望の溝を形成した後のCMP法を用いて前記溝の内部に配線材料を埋め込むダマシン工法によるものであり、
前記第2の配線を形成する工程は、第1の半導体層と導電層と第2の半導体層とをこの順に積層した後マスクを用いてエッチングするものであり、
前記第3の配線を形成する工程は、前記第2の層間絶縁層に所望の溝を形成した後のCMP法を用いて前記溝の内部に配線材料を埋め込むダマシン工法によるものである、請求項10に記載の不揮発性記憶装置。
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