JP2012199401A - 半導体記憶装置 - Google Patents

Abstract

【課題】メモリセルのセルサイズを縮小することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセル（１２）と、複数の第１および第２の制御線（１１２，１１１）と、複数のワード線（１０４，１０５）とを備え、複数のメモリセルは、２つのメモリセルからなるメモリセルペア（１０）を備え、各メモリセルペアは、第１および第２の拡散領域（１０１，１０２）を有し、ワード線（１０４）がゲートとなるＭＯＳトランジスタ（１５）と、記憶素子（１０９Ａ，１０９Ｂ）と、第２および第３の拡散領域（１０２，１０３）を有し、ワード線（１０５）がゲートとなるＭＯＳトランジスタ（１８）とを備えており、第１の拡散領域（１０１）から第２の拡散領域（１０２）へ向かう方向と、第３の拡散領域（１０３）から第２の拡散領域（１０２）へ向かう方向とがそれぞれ、第１の制御線（１１２）に対して傾いている。
【選択図】図３

Description

本発明は、半導体記憶装置に関し、特に、メモリセルの面積を縮小する技術に関する。

近年、電子機器（特に、携帯電話，携帯音楽プレーヤー，デジタルカメラなど）の需要の増加に伴い、半導体記憶装置の需要が高まってきている。そのため、半導体記憶装置の大容量化や小型化、書き換え速度や読み出し速度の高速化、書き換え動作や読み出し動作による消費電力の低減化のための技術開発が盛んに行われている。

半導体記憶装置には、データを保持するために電源が必要な揮発性メモリと不要な不揮発性メモリとがある。揮発性メモリとしては、例えば、ＳＲＡＭ（Statｉc Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）がある。一方、不揮発性メモリは不揮発性ＲＯＭ（Read Only Memory）と不揮発性ＲＡＭとに分けられる。不揮発性ＲＯＭとしては、例えば、フラッシュメモリ（Flash Electrically Erasable and Programmable Read Only Memory）があり、不揮発性ＲＡＭとしては、例えば、ＭＲＡＭ（Magneto-resistive Random Access Memory）やＲｅＲＡＭ（Resistive Random Access Memory）がある。

現在、不揮発性メモリとしてフラッシュメモリが主力であるが、新規の不揮発性メモリの開発も盛んに行われている。そのような新規の不揮発性メモリの例として、抵抗変化型素子を記憶素子として用いたＲｅＲＡＭがある。例えば、フラッシュメモリでは、書き換え時間がマイクロ秒オーダーあるいはミリ秒オーダーであり、１０Ｖ以上の電圧を用いて書き換え動作が行われる。一方、ＲｅＲＡＭでは、書き換え時間がナノ秒オーダーであり、１．８Ｖ程度の電圧を用いて書き換え動作を行うことが可能である。このように、ＲｅＲＡＭは、フラッシュメモリよりも書き換え動作を高速化できるとともに書き換え動作による消費電力を低減できる。つまり、ＲｅＲＡＭを搭載したセット機器の性能は、フラッシュメモリを搭載したセット機器の性能よりも高いと言える。

図１３は、一般的なＲｅＲＡＭに係るメモリセルアレイの回路図である。図１３において、２０１はＭＯＳトランジスタ、２０２は抵抗変化型素子、２０３は抵抗変化型素子２０２の上部電極(Top Electrode)、２０４は抵抗変化型素子２０２の下部電極(Bottom Electrode)、２０５,２０６,２０７,２０８はワード線、２０９,２１０,２１１,２１２はビット線、２１３,２１４,２１５,２１６はソース線である。

メモリセル２００は、ＭＯＳトランジスタ２０１と抵抗変化型素子２０２とが直列接続されて構成される。ワード線２０５は、ＭＯＳトランジスタ２０１のゲート端子に接続される。ビット線２１２は、ワード線２０５に直交して配置され、抵抗変化型素子２０２の上部電極２０３に接続される。ソース線２１６は、ビット線２１２に平行して配置され、ＭＯＳトランジスタの２０１のソース端子に接続される。

以上のように構成されたＲｅＲＡＭの動作について説明する。例えば、ワード線２０５に１．８Ｖ、ビット線２１２に０．５Ｖ、ソース線２１６に０Ｖが印加されることで、抵抗変化型素子２０２のデータが読み出される。ワード線２０５に１．８Ｖ、ビット線２１２に１．８Ｖ、ソース線２１６に０Ｖが印加されることで、抵抗変化型素子２０２が高抵抗状態となる。これにより、“０”データが書き込まれることになる。ワード線２０５に１．８Ｖ、ビット線２１２に０Ｖ、ソース線２１６に１．８Ｖが印加されることで、抵抗変化型素子２０２が低抵抗状態となる。これにより、書き込まれた“０”データが“１”データに消去されることになる。

図１３に示す回路図のメモリセルアレイは、例えば、特許文献１の図３２に示すレイアウトで構成される。特許文献１の図３２に示すレイアウトでは、複数のメモリセルＭＣが行列状に配置されており、各メモリセルＭＣの列に対応して、複数のビット線ＢＬおよび複数のソース線ＳＬが配置されている。また、各メモリセルＭＣの行に対応して、複数のワード線ＷＬが配置されている。

特開２００７−３１７９４８号公報

特許文献１の図３２に示すレイアウトでは、メモリセルＭＣのセルサイズが大きくなってしまうという課題がある。そのため、従来、メモリセルＭＣのセルサイズを縮小する１つの手段として、斜め方向に隣接する２つのメモリセルＭＣでメモリセルペアを構成し、このメモリセルペアに形成された拡散領域の形状を、平面視で略Ｚ字形状にしているものがある（例えば、特許文献１の図５参照）。

本発明は、半導体記憶装置において、従来とは異なるアプローチでメモリセルのセルサイズを縮小することを課題とする。

特許文献１の図３２に示すメモリセルアレイにおいて、列方向に隣接する２つのメモリセルＭＣからなるメモリセルペアが行列状に複数配置されており、各メモリセルペアには、拡散領域ＴＢが形成されている。各メモリセルペアの拡散領域ＴＢは、行列方向に所定のスペースをあけて配置されている。このスペースの最小値は、プロセスルールによって決まる。

ソース線ＳＬは、行方向に隣接する２つのメモリセルペアの間に、拡散領域ＴＢの長手方向の辺と平行となるように配置されている。したがって、行方向に隣り合う２つの拡散領域ＴＢのスペースを、プロセスルールによって決まる最小スペースよりも広くする必要があるため、行方向に隣接するメモリセルペア間にマージンが生じることになる。結果として、メモリセルＭＣの面積が大きくなってしまう。

そこで、本発明では次のような手段を講じた。例えば、半導体記憶装置は、行列状に配置された複数のメモリセルと、複数のメモリセルの列に対応し、列方向に延伸する複数の第１の制御線と、複数のメモリセルの列に対応し、列方向に延伸する複数の第２の制御線と、複数のメモリセルの行に対応し、行方向に延伸する複数のワード線とを備え、複数のメモリセルは、２つのメモリセルからなるメモリセルペアを複数備え、各メモリセルペアは、第１の拡散領域と、複数の第１の制御線のうちいずれか１つが接続された第２の拡散領域とを有し、複数のワード線のうちいずれか１つがゲートとなる第１のＭＯＳトランジスタと、第１の拡散領域と複数の第２の制御線のうちいずれか１つとの間に設けられた第１の記憶素子と、第２の拡散領域と、第３の拡散領域とを有し、複数のワード線のうちいずれか１つがゲートとなる第２のＭＯＳトランジスタと、第３の拡散領域と複数の第２の制御線のうちいずれか１つとの間に設けられた第２の記憶素子とを備えており、第１の拡散領域から第２の拡散領域へ向かう方向と、第３の拡散領域から第２の拡散領域へ向かう方向とがそれぞれ、第１の制御線に対して傾いている。

これによると、第１の拡散領域から第２の拡散領域へ向かう方向および第３の拡散領域から第２の拡散領域へ向かう方向を第１の制御線に対して傾けることで、第１から第３の拡散領域の少なくとも一部によって、行方向に隣り合うメモリセルペア間のマージンを減らしつつ、各メモリセルペアにおける拡散領域全体の列方向の長さを短くすることができる。したがって、メモリセルペアの面積が小さくなるため、メモリセルペアを構成するメモリセルの面積を縮小することができる。

具体的に、第１および第２の記憶素子は、複数の第２の制御線のうち同一の制御線に対して設けられている。あるいは、第１および第２の記憶素子は、複数の第２の制御線のうち異なる制御線に対して、それぞれ設けられていてもよい。

好ましくは、第１のＭＯＳトランジスタのゲートとなるワード線は、第１および第２の拡散領域の間で、屈曲するように配置されており、第２のＭＯＳトランジスタのゲートとなるワード線は、第２および第３の拡散領域の間で、屈曲するように配置されている。

これによると、第１および第２の拡散領域の間において、第１のＭＯＳトランジスタのワード線の長さを長くすることができる。同様に、第２および第３の拡散領域の間において、第２のＭＯＳトランジスタのワード線の長さを長くすることができる。すなわち、第１および第２のＭＯＳトランジスタのゲート幅が長くなるため、メモリセルに流れるセル電流を増加させることができる。

本発明によると、メモリセルの面積を縮小することができる半導体記憶装置を提供することができる。

第１の実施形態に係る半導体記憶装置を構成するメモリセルペアのレイアウト図である。 図１のメモリセルペアとレイアウトを比較するためのメモリセルペアのレイアウト図である。 図１のメモリセルペアを用いて半導体記憶装置のメモリセルアレイを構成した図である。 図２のメモリセルペアを用いて半導体記憶装置のメモリセルアレイを構成した図である。 従来のメモリセルアレイの回路図の例である。 図３のメモリセルアレイを生成するためのマスクレイアウトの例を示す図である。 第１の実施形態に係る半導体記憶装置のメモリセルアレイの別の構成図である。 第１の実施形態に係る半導体記憶装置のメモリセルアレイのさらに別の構成図である。 第１の実施形態に係る半導体記憶装置のメモリセルアレイの変形例を示す構成図である。 図９の半導体記憶装置のメモリセルアレイの別の構成図である。 第２の実施形態に係る半導体記憶装置のメモリセルアレイの構成図である。 図１１のメモリセルアレイを生成するためのマスクレイアウトの例を示す図である。 一般的なＲｅＲＡＭに係るメモリセルアレイの回路図である。

＜第１の実施形態＞
図１は、第１の実施形態に係る半導体記憶装置を構成するメモリセルペアのレイアウト図である。図１（Ａ）に示す平面図において、メモリセルペア１０は、図中の左右方向であるＹ軸方向に隣接する２つのメモリセル１２で構成することができる。メモリセル１２は、ＭＯＳトランジスタ１５（１８）と、記憶素子である抵抗変化型素子１０９Ａ（１０９Ｂ）とを備えている。つまり、メモリセルペア１０は、第１および第２のＭＯＳトランジスタ１５，１８と、第１および第２の抵抗変化型素子１０９Ａ，１０９Ｂとを備えている。

第１のＭＯＳトランジスタ１５は、ドレインとなる第１の拡散領域１０１と、ソースとなる第２の拡散領域１０２と、第１および第２の拡散領域１０１，１０２の間に配置され、ゲートとなる第１のワード線１０４とで構成される。第２のＭＯＳトランジスタ１８は、ドレインとなる第３の拡散領域１０３と、ソースとなる第２の拡散領域１０２と、第２および第３の拡散領域１０２，１０３の間に配置され、ゲートとなる第２のワード線１０５とで構成される。第１および第２のワード線１０４，１０５は、図中の上下方向であるＸ軸方向に延伸している。なお、第１および第２のワード線１０４，１０５は、ソース線１１２に対して傾いていてもよい。

第１〜第３の拡散領域１０１〜１０３は、第１および第２のワード線１０４，１０５が配置されたＰ型基板上に、Ｎ型不純物をドーピングすることで形成される。メモリセルペア１０において、第１〜第３の拡散領域１０１〜１０３を繋げてなる領域の形状、つまり、第１〜第３の拡散領域１０１〜１０３の全体の形状は、平面視で略Ｖ字形状となっている。

第１および第３の拡散領域１０１，１０３は、第１〜第３のコンタクト１０６，１０８，１１０、第１の配線層１０７、第１および第２の抵抗変化型素子１０９Ａ，１０９Ｂ、および第２の制御線であるビット線１１１と重なっている。また、第２の拡散領域１０２は、第１の制御線であるソース線１１２および第４のコンタクト１１３と重なっている。ビット線１１１およびソース線１１２はそれぞれ、Ｙ軸方向に延伸している。

図１（Ｂ）は、図１（Ａ）中のα−α線断面図である。図１（Ｂ）に示すように、第１の拡散領域１０１とビット線１１１との間には、第１のコンタクト１０６、第１の配線層１０７、第２のコンタクト１０８、第１の抵抗変化型素子１０９Ａ、および第３のコンタクト１１０が、この順で接続されている。また、第３の拡散領域１０３とビット線１１１との間には、第１のコンタクト１０６、第１の配線層１０７、第２のコンタクト１０８、第２の抵抗変化型素子１０９Ｂ、および第３のコンタクト１１０が、この順で接続されている。これにより、第１および第２の抵抗変化型素子１０９Ａ，１０９Ｂは、同一のビット線１１１に接続される。符号１１４は、素子分離領域である。

図１（Ｃ）は、図１（Ｂ）中のβ−β線断面図であり、図１（Ｄ）は、図１（Ａ）のγ−γ線断面図である。図１（Ｃ）および（Ｄ）はそれぞれ、１つのメモリセル１２の断面を示している。図１（Ｄ）に示すように、ソース線１１２は、第１の配線層１０７と同一配線層に設けられており、第４のコンタクト１１３を介して第２の拡散領域１０２に接続されている。また、ビット線１１１は、ソース線１１２とは異なる第２の配線層に設けられている。図１（Ａ）〜（Ｄ）における共通の符号は、同一の構成要素を示す。

図２は、図１（Ａ）のメモリセルペアとレイアウトを比較するためのメモリセルペアのレイアウト図である。図１および図２における共通の符号は、同一の構成要素を示すため、その説明を省略する。図２に示すメモリセルペア１１は、Ｙ軸方向に隣接する２つのメモリセル１３で構成される。メモリセルペア１１は、第１〜第３の拡散領域１０１〜１０３を繋げてなる領域が略長方形状であり、その領域の長手方向の辺が、ソース線１１２に対して平行になっている。そして、ソース線１１２は、Ｙ軸方向からＸ軸方向に分岐して、第２の拡散領域１０２に設けられた第４のコンタクト１１３に接続されている。

図３は、図１のメモリセルペア１０を行列状に複数配置してメモリセルアレイを構成した図である。図１および図３における共通の符号は、同一の構成要素を示す。図１のメモリセルペア１０において、第１および第２のワード線１０４，１０５はそれぞれ、Ｘ軸方向に直線となっているが、図３のメモリセルアレイでは、第１および第２のワード線１０４，１０５はそれぞれ、Ｘ軸方向の途中で屈曲して配置されている。なお、図３に示すメモリセル１２の面積を算出する上で、第２および第３のコンタクト１０８，１１０と第１および第２の抵抗変化型素子１０９Ａ，１０９Ｂ（図１参照）とは不要であるため、図３では、これらを省略している。

図３のメモリセルアレイにおいて、１８セル分（６行×３列）のメモリセル１２が行列状に配置されている。ビット線１１１は、Ｙ軸方向の各メモリセル１２に対応して配置され、Ｙ軸方向に延伸している。ソース線１１２は、Ｙ軸方向の各メモリセル１２に対応して配置され、Ｙ軸方向に延伸している。第１のワード線１０４は、奇数行目のメモリセル１２に対応して配置され、Ｘ軸方向に延伸している。第２のワード線１０５は、偶数行目のメモリセル１２に対応して配置され、Ｘ軸方向に延伸している。

メモリセルペア１０において、第１の拡散領域１０１から第２の拡散領域１０２に向かう方向は、ソース線１１２に対して略４５度傾いている。同様に、第３の拡散領域１０３から第２の拡散領域１０２に向かう方向は、ソース線１１２に対して略４５度傾いている。これにより、第１〜第３の拡散領域１０１〜１０３を繋げてなる、略Ｖ字形状の連結領域におけるＸ軸方向の先端部の角度が略９０度となる。

複数行のメモリセルペア１０のうち、奇数行目に配置された各メモリセルペア１０と偶数行目に配置された各メモリセルペア１０とは、Ｘ軸方向の位置がずれている。また、例えば１行目および３行目、つまり、奇数行目に位置する各メモリセルペア１０のＸ軸方向の位置は、互いに一致していることが好ましい。同様に、偶数行目に位置する各メモリセルペア１０のＸ軸方向の位置は、互いに一致していることが好ましい。これにより、図３に示すように、メモリセルアレイの形状を略長方形状とすることができる。

ビット線１１１およびソース線１１２は、奇数行目に配置された各メモリセルペア１０と偶数行目に配置された各メモリセルペア１０との間に相当する位置で屈曲している。つまり、ビット線１１１およびソース線１１２は、複数のメモリセルペア１０の行毎に屈曲している。

第１のワード線１０４は、同一行に位置する各メモリセルペア１０における第１の拡散領域１０１と第２の拡散領域１０２との間で屈曲している。第２のワード線１０５は、同一行に位置する各メモリセルペアにおける第２の拡散領域１０２と第３の拡散領域１０３との間で屈曲している。これにより、第１および第２のＭＯＳトランジスタ１５，１８（図１参照）のゲート長方向が、ソース線１１２に対して傾くようになる。

図４は、図２のメモリセルペア１１を行列状に複数配置してメモリセルアレイを構成した図である。図４に示すメモリセルアレイは、図３に示すメモリセルアレイと比較するための例であり、図３および図４における共通の符号は、同一の構成要素を示す。なお、図３および図４に示すメモリセルアレイの回路図の例はともに、図１３と同じである。また、図４における、ソース線１１２と第１の配線層１０７とのピッチ、ソース線１１２の幅、ビット線１１１の幅、およびＸ軸方向に隣接するメモリセルペア１１における第１〜第３の拡散領域１０１〜１０３間の最小ピッチは、図３における、ソース線１１２と第１の配線層１０７とのピッチ、ソース線１１２の幅、ビット線１１１の幅、Ｘ軸方向に隣接するメモリセルペア１０における第１〜第３の拡散領域１０１〜１０３間の最小ピッチと、それぞれ同じとし、これらはプロセスルールによって決まる。

ここで、比較例として挙げた図４に示すメモリセルアレイ、および特許文献１の図３２に示すメモリセルアレイには、メモリセルの面積が大きいという共通の問題がある。具体的に、図４のメモリセルペア１１において、第１〜第３の拡散領域１０１〜１０３を繋げてなる連結領域は、その長手方向の辺がソース線１１２と平行となっている。また、ソース線１１２は、Ｘ軸方向に隣接するメモリセルペア１１の連結領域間に配置されている。したがって、これらメモリセルペア１１の連結領域の間隙が、プロセスルールによって決まる最小スペースよりも大きくなるように、連結領域間にマージンを比較的大きく取る必要がある。つまり、メモリセルペア１１にはＸ軸方向に余分なスペースが含まれることになる。

一方、図３のメモリセルペア１０では、図４のメモリセルペア１１の連結領域間に生じるマージンに、第２の拡散領域１０２を形成するようにして、第１〜第３の拡散領域１０１〜１０３全体の形状を略Ｖ字形状とするとこで、メモリセルペア１０のＹ軸方向の長さを短縮することができる。つまり、図３のメモリセルペア１０のＸ軸方向の長さは、図４のメモリセルペア１１のＸ軸方向の長さと同じであるが、メモリセルペア１０では、メモリセルペア１１に存在する余分なスペースを利用して、第１〜第３の拡散領域１０１〜１０３を形成するようにしているため、メモリセルペア１０のＹ軸方向の長さが縮まる。結果として、メモリセル１２の面積をメモリセル１３の面積よりも縮小することができる。

以下に、メモリセル１２，１３のそれぞれの面積について具体的に説明する。まず、図４のメモリセル１３と同じ面積である、符号１３Ａで示す領域（以下、領域１３Ａと称する。）の面積を算出する。図４に示すメモリセルアレイにおいて、ソース線１１２の幅をＭＬｘ、ソース線１１２および第１の配線層１０７の間隔をＳＬｘ、第１の配線層１０７の幅をＭＲｘとすると、ＭＬｘ，ＳＬｘ，ＭＲｘによって決まる、領域１３ＡのＸ軸方向の長さＸ１１は、Ｘ１１＝ＭＬｘ／２＋ＳＬｘ＋ＭＲｘ＋ＳＬｘ＋ＭＬｘ／２＝ＭＬｘ＋２ＳＬｘ＋ＭＲｘとなる。また、第１および第２の拡散領域１０１，１０２と第１のワード線１０４とからなるＭＯＳトランジスタのゲート幅をＷ、Ｘ軸方向に隣接する２つのメモリセルペア１１における連結領域間に必要な最小スペースをＳＯｘとすると、Ｗ，ＳＯｘによって決まる、領域１３ＡのＸ軸方向の長さＸ１２は、Ｘ１２＝ＳＯｘ＋Ｗ＋ＳＯｘ＝Ｗ＋２ＳＯｘとなる。ここで、ゲート幅Ｗがよほど大きくなければＸ１１＞Ｘ１２であるため、領域１３ＡのＸ軸方向の長さは、Ｘ１１とすることができる。

また、Ｙ軸方向に隣接する２つのメモリセルペア１１における第１および第３の拡散領域１０１，１０３の間隔をＳＯｙ、第１の拡散領域１０１から第２の拡散領域１０２に向かう方向における第１の拡散領域１０１と第１のコンタクト１０６との間隔をＳＣｙ、第１および第４のコンタクト１０６，１１３のＹ軸方向の長さをＭＣｙ、第１の拡散領域１０１から第２の拡散領域１０２に向かう方向における第１のワード線１０４と第１のコンタクト１０６との間隔をＳＰｙ、第１のワード線１０４の幅をＭＰｙとすると、領域１３ＡのＹ軸方向の長さＹ１は、Ｙ１＝ＳＯｙ／２＋ＳＣｙ＋ＭＣｙ＋ＳＰｙ＋ＭＰｙ＋ＳＰｙ＋ＭＣｙ／２＝ＳＯｙ／２＋ＳＣｙ＋３／２ＭＣｙ＋２ＳＰｙ＋ＭＰｙとなる。ここで、計算の便宜上、ＳＯｙ＝ＳＣｙ＝ＳＰｙ＝Ｓとし、ＭＣｙ＝ＭＰｙ＝Ｍとすると、Ｙ１＝７／２Ｓ＋５／２Ｍ＝３．５Ｓ＋２．５Ｍとなる。以上より、領域１３Ａの面積、つまり、メモリセル１３の面積Ａ１３は、Ａ１３＝Ｘ１１×Ｙ１となる。

次に、図３のメモリセル１２の面積を、符号１２Ａで示す領域（以下、領域１２Ａと称する。）および符号１２Ｂで示す領域（以下、領域１２Ｂと称する。）を用いて算出する。なお、メモリセル１２の面積は、領域１２Ａおよび領域１２Ｂと同じであり、領域１２Ａの底辺および高さと領域１２Ｂの底辺および高さとは、それぞれ同じ長さである。また、以下の計算式で用いる各変数は、領域１３Ａの面積算出に用いた変数と同じである。ＭＬｘ，ＳＬｘ，ＭＲｘで表される、領域１２ＡのＸ軸方向の長さＸ２１は、Ｘ２１＝ＭＬｘ＋２ＳＬｘ＋ＭＲｘとなる。領域１２Ｂにおける、底辺と斜辺とのなす角のうち小さい方の角度が４５度であるため、Ｗ，ＳＯｘで表される、領域１２Ａ（領域１２Ｂ）のＸ軸方向の長さＸ２２は、Ｘ２２＝√２×Ｘ１２＝√２（Ｗ＋２ＳＯｘ）となる。ここで、Ｘ２１およびＸ２２の大小関係は不明であるが、Ｘ２１≒Ｘ２２として、領域１２ＡのＸ軸方向の長さを、Ｘ２１で表すこととする。

また、領域１２ＡのＹ軸方向の長さＹ２は、領域１２Ｂにおける斜めの辺の長さをＹ２’とすると、Ｙ２＝Ｙ２’／√２となる。したがって、Ｙ２’を、ＳＣｙ，ＭＣｙ，ＭＰｙ，ＳＰｙを用いて表すと、Ｙ２＝（ＳＣｙ＋√２ＭＣｙ＋ＳＰｙ＋ＭＰｙ＋ＳＰｙ＋√２ＭＣｙ＋ＳＣｙ）／√２＝（２ＳＣｙ＋２√２ＭＣｙ＋２ＳＰｙ＋ＭＰｙ）／√２となる。ここで、計算の便宜上、ＳＣｙ＝ＳＰｙ＝Ｓとし、ＭＣｙ＝ＭＰｙ＝Ｍとすると、Ｙ２＝｛４Ｓ＋（１＋２√２）Ｍ｝／√２≒２．８Ｓ＋２．７Ｍとなる。以上より、領域１２Ａの面積、つまり、メモリセル１２の面積Ａ１２は、Ａ１２＝Ｘ２１×Ｙ２となる。

図３の領域１２ＡのＸ軸方向の長さＸ２１と、図４の領域１３ＡのＸ軸方向の長さＸ１１とはともに、プロセスルールによって決まる、ＭＬｘ，ＳＬｘ，ＭＲｘで表されるため、Ｘ２１＝Ｘ１１とみなすことができる。したがって、面積Ａ１２と面積Ａ１３との差は、Ｙ１とＹ２との差に依存することになる。Ｙ１−Ｙ２＝０．７Ｓ−０．２Ｍであるため、０．７Ｓ−０．２Ｍ＞０、すなわち、３．５Ｓ＞Ｍであれば、面積Ａ１２が面積Ａ１３よりも小さくなる。ここで、Ｓ≒Ｍとみなすことができるため、面積Ａ１２を、面積Ａ１３よりも十分に縮小できることがわかる。

一方、特許文献１には、特許文献１の図５に示すメモリセルアレイを構成した場合、特許文献１の図５のメモリセルＭＣの面積を、特許文献１の図３２のメモリセルＭＣの面積よりも縮小できることが開示されている。ところが、特許文献１の図５に示すようなメモリセルアレイを構成した場合、以下のような問題がある。

図５は、特許文献１の図５に示すメモリセルアレイの回路図の例であり、特許文献１の図７と同等の回路図である。図５および図１３における共通の符号は、同じ構成要素を示すため、その説明を省略する。

図５および図１３に示す回路図の相違点は、列方向におけるメモリセル２００の接続の仕方である。具体的には、図１３に示す回路図では、同一列のメモリセル２００が縦列接続されているのに対して、図５に示す回路図では、例えば符号５０１に示す部分において、同一列のメモリセル２００どうしが接続されていない。つまり、図５に示す回路図では、斜め方向に隣り合うメモリセル２００が接続されている。これにより、図５に示す回路図のメモリセルアレイの形状、すなわち、特許文献１の図５のメモリセルアレイの形状は、平行四辺形状となる。したがって、特許文献１の図５のメモリセルアレイを例えば矩形状の半導体基板上に形成した場合、基板上にメモリセルＭＣが配置されない無駄なスペースが生じることになる。あるいは、平行四辺形状のメモリセルアレイを形成するために、基板を平行四辺形状に加工する必要がある。

また、図５に示す回路図において、各メモリセル２００を制御するための制御線が増えるという問題もある。具体的に、符号５０２，５０３，５０４，５０５は、図１３に示す回路図には存在しない制御線である。図５に示す回路図では、ワード線２０５，２０６、ビット線２０９〜２１２、およびソース線２１３〜２１６の他に、制御線５０２〜５０５が必要となる。これら制御線５０２〜５０５は、デコーダ等に接続されるため、デコーダ等の回路規模が増大してしまう。

さらに、特許文献１の図５では、斜め方向に隣接するメモリセルＭＣからなる２つのメモリセルペアにおいて、２本のワード線ＷＬがＸ軸方向に直線に配置されており、２本のワード線ＷＬの間にコンタクトＣＴが設けられている。したがって、プロセスルールによっては、ワード線ＷＬとコンタクトＣＴとのスペースを十分に確保することが困難となる場合がある。ワード線ＷＬとコンタクトＣＴとのスペースが狭すぎると、ワード線ＷＬと、ビット線ＢＬまたはソース線ＳＬとがショートするおそれがあるため、このスペースを十分に広げることが好ましい。

特許文献１の図５に対し、図３のメモリセルアレイの回路図は、図１３の回路図と同じである。つまり、本実施形態によれば、メモリセル１２の面積を縮小できるだけではなく、メモリセルアレイの形状が略長方形状になるため、上述した無駄なスペースが生じることがない。あるいは、メモリセルアレイを形成するために、特殊な形状の基板を用いる必要がない。また、図５の回路図に示す制御線５０２〜５０５が不要である。

さらに、図３のメモリセルペア１０において、第１および第２の拡散領域１０１，１０２の間で第１のワード線１０４を、第２および第３の拡散領域１０２，１０３の間で第２のワード線１０５を屈曲させているため、第１および第２のワード線１０４，１０５と第１および第４のコンタクト１０６，１１３とのスペースを十分に確保できる。したがって、上述したようなショートを回避することができる。また、このように第１および第２のワード線１０４，１０５を屈曲させることで、以下のようなメリットがある。

具体的に、図３に示すように第１および第２のワード線１０４，１０５を屈曲させることで、第１および第２のＭＯＳトランジスタ１５，１８（図１参照）における実効のゲート幅Ｗが大きくなる。そのため、メモリセル１２に流れるセル電流を増加させることができ、半導体記憶装置を、特に抵抗変化型メモリで構成した場合に、書き換え速度を向上させることができる。また、第１および第２のワード線１０４，１０５を屈曲させることで、第１〜第３の拡散領域１０１〜１０３を小さく形成しても、ゲート幅Ｗを比較的大きくすることができる。換言すると、第１〜第３の拡散領域１０１〜１０３を通常よりも小さいサイズで形成した場合であっても、プロセスルールによって決まる最小のゲート幅Ｗを有する第１および第２のＭＯＳトランジスタ１５，１８を形成することができる。したがって、メモリセル１２のさらなる小型化を図ることができる。

図６は、図３に示す、１８セル分のメモリセル１２を有するメモリセルアレイを形成するためのマスクの例を示す図である。図６に示すメモリセルアレイ形成マスクは、拡散領域形成マスク６０１と、第１の配線層形成マスク６０２と、第２の配線層形成マスク６０３とを備えている。なお、ワード線形成マスク、コンタクト形成マスク、および抵抗変化型素子形成マスクは省略している。

拡散領域形成マスク６０１は、略Ｖ字形状の図形をＸ軸方向に略９０度回転させた形状となっており、拡散領域形成マスク６０１の長手方向の辺と第１の配線層形成マスク６０２とは略４５度で交差している。拡散領域形成マスク６０１の形状は、正確な多角形状でなくてもよく、拡散領域形成マスク６０１の各端部が丸くなっていてもよい。したがって、図３の各メモリセルペア１０に形成された第１〜第３の拡散領域１０１〜１０３の各端部は、丸くなっていてもよい。

図７は、図３のメモリセルアレイの別の構成図である。図３および図７における共通の符号は、同一の構成要素を示す。図７に示すように、第１および第２のワード線１０４，１０５は、Ｘ軸方向に直線であってもよい。この場合、プロセスルールに応じて、第１および第２のワード線１０４，１０５と第１および第４のコンタクト１０６，１１３とのスペースを確保できるように、第１および第４のコンタクト１０６，１１３の位置を調整することが好ましい。

なお、メモリセルペア１０において、第１の拡散領域１０１から第２の拡散領域１０２に向かう方向とソース線１１２とがなす角度は４５度でなくてもよく、例えば３０度〜６０度の間でもよい。同様に、第３の拡散領域１０３から第２の拡散領域１０２に向かう方向とソース線１１２とがなす角度は４５度でなくてもよい。

図８は、図７のメモリセルアレイの別の例を示す構成図である。図７および図８における共通の符号は、同一の構成要素を示す。図８に示すメモリセルペア１０のように、第２の拡散領域１０２のＸ軸方向における先端部の角度を９０度よりも大きくしてもよい。また、ソース線１１２を、途中で分岐させて第４のコンタクト１１３に接続してもよい。このように、Ｙ軸方向に伸びるソース線１１２と第４のコンタクト１１３とが、平面視で重なっていなくてもよい。

−変形例−
図９は、第１の実施形態の変形例に係るメモリセルアレイの構成図である。図３および図９における共通の符号は、同一の構成要素を示しているため、その説明を省略する。

図９に示すように、１行目および３行目（奇数行目）の各メモリセルペア１０における連結領域によって示される略Ｖ字形状の図形と、２行目（偶数行目）の各メモリセルペア１０における連結領域によって示される略Ｖ字形状の図形とが、Ｙ軸方向に対して互いに逆向きになっていてもよい。この場合、偶数行目のメモリセルペア１０のうち、最左端のメモリセルペア１０の第２の拡散領域１０２に、別途制御しなければならない制御線９０１を接続する必要があるが、その本数は比較的少なくて済む。

以上、図９に示すようにメモリセルアレイを形成しても、メモリセルアレイの形状を略長方形状とすることができるとともに、メモリセル１２の面積の縮小化が可能である。

なお、図１０のメモリセルペア１０のように、第２の拡散領域１０２のＸ軸方向における先端部の角度を９０度よりも大きくしてもよい。また、第１および第２のワード線１０４，１０５をＸ軸方向に直線にしてもよい。

また、上述した、図３，図７〜図１０に示すメモリセルアレイにおいて、各ビット線１１１は、Ｙ軸方向に直線であってもよい。

＜第２の実施形態＞
図１１は、第２の実施形態に係る半導体記憶装置のメモリセルアレイの構成図である。図３および図１１における共通の符号は、同一の構成要素を示すため、相違点について説明する。なお、図１１のメモリセルアレイでは、図３と同様に、第２および第３のコンタクト１０８，１１０と、第１および第２の抵抗変化型素子１０９Ａ、１０９Ｂとを省略している。

図１１のメモリセルペア１４は、斜め方向に隣り合う２つのメモリセル１２で構成される。メモリセルペア１４における第１〜第３の拡散領域１０１〜１０３を繋げてなる連結領域の形状は、略長方形状になっている。また、連結領域の長手方向の辺は、ソース線１１２に対して略４５度傾いている。なお、この角度は４５度でなくてもよい。

メモリセルペア１４において、第１の拡散領域１０１の上部に設けられた第１の抵抗変化型素子１０９Ａ（図示省略）と、第３の拡散領域１０３の上部に設けられた第２の抵抗変化型素子１０９Ｂ（図示省略）とは、異なるビット線１１１に接続されている。ビット線１１１とソース線１１２とは、メモリセルペア１４の行間で交差するように配置されている。

図１１のメモリセルアレイの回路図は、図５と同じであり、図１１のメモリセルアレイにおける符号１２１，１２２がそれぞれ、図５の回路図における制御線５０２，５０３に対応している。

次に、図１１のメモリセル１２の面積を、領域１２Ａおよび領域１２Ｂを用いて算出する。なお、以下の計算式で用いる各変数は、第１の実施形態で用いた変数と同じである。また、メモリセル１２の面積は、領域１２Ａおよび領域１２Ｂの面積と同じであり、領域１２Ａの底辺および高さと領域１２Ｂの底辺および高さとは、それぞれ同じ長さである。ＭＬｘ，ＳＬｘ，ＭＲｘで表される、領域１２Ａ（領域１２Ｂ）のＸ軸方向の長さＸ３１は、Ｘ３１＝ＭＬｘ＋２ＳＬｘ＋ＭＲｘとなる。領域１２Ｂの底辺と斜辺とのなす角のうち小さい方の角度が４５度であるため、Ｗ，ＳＯｘで表される、領域１２ＡのＸ軸方向の長さＸ３２は、Ｘ３２＝Ｘ２２＝√２（Ｗ＋２ＳＯｘ）となる。ここで、Ｘ３１およびＸ３２の大小関係は不明であるが、Ｘ３１≒Ｘ３２として、領域１２ＡのＸ軸方向の長さを、Ｘ３１で表すこととする。

また、領域１２ＡのＹ軸方向の長さＹ３は、領域１２Ｂにおける斜めの辺の長さをＹ３’とすると、Ｙ３＝Ｙ３’／√２となる。したがって、Ｙ３’を、ＳＣｙ，ＭＣｙ，ＭＰｙ，ＳＰｙを用いて表すと、Ｙ３＝（ＳＣｙ＋√２ＭＣｙ＋ＳＰｙ＋ＭＰｙ＋ＳＰｙ＋√２ＭＣｙ＋ＳＰｙ）／√２＝（ＳＣｙ＋２√２ＭＣｙ＋３ＳＰｙ＋ＭＰｙ）／√２となる。ここで、計算の便宜上、ＳＣｙ＝ＳＰｙ＝Ｓとし、ＭＣｙ＝ＭＰｙ＝Ｍとすると、Ｙ３＝｛４Ｓ＋（１＋２√２）Ｍ｝／√２≒２．８Ｓ＋２．７Ｍとなる。以上より、領域１２Ａの面積、つまり、メモリセル１２の面積Ａ１２は、Ａ１２＝Ｘ３１×Ｙ３となる。

以上より、Ｘ３１およびＹ３はそれぞれ、第１の実施形態で算出したＸ２１およびＹ２に等しいため、本実施形態においても、第１の実施形態と同様に、メモリセル１２の面積を縮小できることがわかる。

なお、図１１のメモリセルアレイにおいて、第１および第２のワード線１０４，１０５はともに、Ｘ軸方向に直線でもよいが、図１１に示すように屈曲していることが好ましい。この場合、第１の実施形態において説明したように、第１および第２のワード線１０４，１０５と、ビット線１１１またはソース線１１２とがショートすることを抑制できたり、セル電流の増加およびメモリセル１２のさらなる面積縮小といったメリットを得ることができるからである。

図１２は、図１１に示す、１８セル分のメモリセル１２を有するメモリセルアレイを形成するためのマスクの例を示す図である。図１２に示すメモリセルアレイ形成マスクは、複数の拡散領域形成マスク７０１と、複数の第１の配線層形成マスク７０２と、複数の第２の配線層形成マスク７０３とを備えている。なお、ワード線形成マスク、コンタクト形成マスク、および抵抗変化型素子形成マスクは省略している。

拡散領域形成マスク７０１は、略長方形状の図形をＸ軸方向に略４５度傾けた形状となっており、拡散領域形成マスク７０１の長手方向の辺と第１の配線層形成マスク７０２とは略４５度で交差している。

なお、拡散領域形成マスク７０１の形状は、正確な長方形状でなくてもよく、拡散領域形成マスク７０１の各端部が丸くなっていてもよい。したがって、図１１に示すメモリセルアレイの各メモリセルペア１４に形成された第１〜第３の拡散領域１０１〜１０３の各端部は、丸くなっていてもよい。

以上、２つの実施形態に係るメモリセルペア１０，１４において、第１の拡散領域１０１から第２の拡散領域１０２に向かう方向、すなわち、第１および第２の拡散領域１０１，１０２を繋げてなる略矩形状の領域における長手方向の辺が、ソース線１１２に対して傾いていればよい。また、第３の拡散領域１０３から第２の拡散領域１０２に向かう方向、すなわち、第２および第３の拡散領域１０２，１０３を繋げてなる略矩形状の領域における長手方向の辺が、ソース線１１２に対して傾いていればよい。これらの傾きは、プロセスルールに応じて決定すればよい。

なお、メモリセルペア１０，１４における連結領域の形状は、上記２つの実施形態で説明した形状に限られない。例えば、メモリセルペア１０において、第１および第２の拡散領域１０１，１０２を繋げてなる略矩形状の領域における長手方向の辺と、第２および第３の拡散領域１０２，１０３を繋げてなる略矩形状の領域における長手方向の辺とが異なる長さであってもよい。また、第１の拡散領域１０１から第２の拡散領域１０２に向かう方向とソース線１１２とがなす角度は、第３の拡散領域１０３から第２の拡散領域１０２に向かう方向とソース線１１２とがなす角度と異なっていてもよい。

上記２つの実施形態において、記憶素子として第１および第２の抵抗変化型素子１０９Ａ，１０９Ｂを用いた場合について説明したが、記憶素子は抵抗変化型素子に限られない。記憶素子として例えば容量変化型素子を用いてもよい。また、第１の制御線をビット線１１１とし、第２の制御線をソース線１１２としてもよい。つまり、ビット線１１１およびソース線１１２の配置を逆にしてもよい。

本発明に係る半導体記憶装置は、メモリセルのセルサイズを縮小することによりメモリセルのさらなる高集積化が可能となるため、メモリの大容量化が求められる携帯電話機などの各種電子機器に有用である。

１０，１４ メモリセルペア
１２ メモリセル
１５ 第１のＭＯＳトランジスタ
１８ 第２のＭＯＳトランジスタ
１０１ 第１の拡散領域
１０２ 第２の拡散領域
１０３ 第３の拡散領域
１０４，１０５ ワード線
１０９Ａ 第１の抵抗変化型素子（第１の記憶素子）
１０９Ｂ 第２の抵抗変化型素子（第２の記憶素子）
１１１ ビット線（第２の制御線）
１１２ ソース線（第１の制御線）
１１３ 第４のコンタクト（コンタクト）

Claims (15)

1. 行列状に配置された複数のメモリセルと、
   前記複数のメモリセルの列に対応し、列方向に延伸する複数の第１の制御線と、
   前記複数のメモリセルの列に対応し、列方向に延伸する複数の第２の制御線と、
   前記複数のメモリセルの行に対応し、行方向に延伸する複数のワード線とを備え、
   前記複数のメモリセルは、２つのメモリセルからなるメモリセルペアを複数備え、
   前記各メモリセルペアは、
   第１の拡散領域と、前記複数の第１の制御線のうちいずれか１つが接続された第２の拡散領域とを有し、前記複数のワード線のうちいずれか１つがゲートとなる第１のＭＯＳトランジスタと、
   前記第１の拡散領域と前記複数の第２の制御線のうちいずれか１つとの間に設けられた第１の記憶素子と、
   前記第２の拡散領域と、第３の拡散領域とを有し、前記複数のワード線のうちいずれか１つがゲートとなる第２のＭＯＳトランジスタと、
   前記第３の拡散領域と前記複数の第２の制御線のうちいずれか１つとの間に設けられた第２の記憶素子とを備えており、
   前記第１の拡散領域から前記第２の拡散領域へ向かう方向と、前記第３の拡散領域から前記第２の拡散領域へ向かう方向とがそれぞれ、前記第１の制御線に対して傾いている
   ことを特徴とする半導体記憶装置。
2. 請求項１の半導体記憶装置において、
   前記第１および第２の記憶素子は、前記複数の第２の制御線のうち同一の制御線に対して設けられている
   ことを特徴とする半導体記憶装置。
3. 請求項２の半導体記憶装置において、
   前記第１から第３の拡散領域を繋げてなる連結領域の形状が、平面視で略Ｖ字形状である
   ことを特徴とする半導体記憶装置。
4. 請求項１の半導体記憶装置において、
   前記第１および第２の記憶素子は、前記複数の第２の制御線のうち異なる制御線に対して、それぞれ設けられている
   ことを特徴とする半導体記憶装置。
5. 請求項４の半導体記憶装置において、
   前記第１から第３の拡散領域を繋げてなる連結領域の形状が、平面視で略長方形状である
   ことを特徴とする半導体記憶装置。
6. 請求項１の半導体記憶装置において、
   前記第１の拡散領域から前記第２の拡散領域へ向かう方向と、前記第３の拡散領域から前記第２の拡散領域へ向かう方向とがそれぞれ、前記第１の制御線に対して略４５度傾いている
   ことを特徴とする半導体記憶装置。
7. 請求項１の半導体記憶装置において、
   前記第１の制御線は、前記第２の拡散領域に設けられたコンタクトと平面視で重なっており、当該コンタクトを介して前記第２の拡散領域と接続されている
   ことを特徴とする半導体記憶装置。
8. 請求項３または５の半導体記憶装置において、
   前記複数のメモリセルペアは、行列状に配置されており、
   前記複数のメモリセルペアのうち、奇数行目のメモリセルペアと偶数行目のメモリセルペアとは、行方向の位置が異なる
   ことを特徴とする半導体記憶装置。
9. 請求項３の半導体記憶装置において、
   前記複数のメモリセルペアは、行列状に配置されており、
   奇数行目のメモリセルペアに係る前記連結領域によって表される図形と、偶数行目のメモリセルペアに係る前記連結領域によって表される図形とは、列方向に対して互いに逆向きである
   ことを特徴とする半導体記憶装置。
10. 請求項１の半導体記憶装置において、
    前記複数のメモリセルペアは、行列状に配置されており、
    前記第１および第２の制御線はそれぞれ、奇数行目に位置するメモリセルペアと偶数行目に位置するメモリセルペアとの間に相当する位置で屈曲している
    ことを特徴とする半導体記憶装置。
11. 請求項１の半導体記憶装置において、
    前記第１の制御線は、ソース線であり、
    前記第２の制御線は、ビット線である
    ことを特徴とする半導体記憶装置。
12. 請求項１の半導体記憶装置において、
    前記第１の制御線は、ビット線であり、
    前記第２の制御線は、ソース線である
    ことを特徴とする半導体記憶装置。
13. 請求項１の半導体記憶装置において、
    前記第１および第２の記憶素子は、抵抗変化型素子である
    ことを特徴とする半導体記憶装置。
14. 請求項１の半導体記憶装置において、
    前記第１および第２の記憶素子は、容量変化型素子である
    ことを特徴とする半導体記憶装置。
15. 請求項１の半導体記憶装置において、
    前記第１のＭＯＳトランジスタのゲートとなるワード線は、前記第１および第２の拡散領域の間で、屈曲するように配置されており、前記第２のＭＯＳトランジスタのゲートとなるワード線は、前記第２および第３の拡散領域の間で、屈曲するように配置されている
    ことを特徴とする半導体記憶装置。

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