CN101842897A - 非易失性半导体存储装置和其制造方法 - Google Patents

非易失性半导体存储装置和其制造方法 Download PDF

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Abstract

本发明提供一种非易失性半导体存储装置和其制造方法。本发明的非易失性半导体存储装置的特征在于，包括：基板(1)；第一配线(2)；由电阻变化元件(5)和二极管元件(6)的一部分构成的存储器单元；与第一配线(2)正交并且含有二极管元件(6)的剩余部分的第二配线(11)；和隔着层间绝缘层(12)形成的上层配线(13)，其中，第一配线(2)通过第一接触部(14)与上层配线(13)连接，第二配线(11)通过第二接触部(15)与上层配线(13)连接。

Description

非易失性半导体存储装置和其制造方法
技术领域
本发明涉及一种使用电阻变化层的交叉点型非易失性半导体存储装置，特别涉及在将二极管集成于配线层的情况下的引出接触部的结构。
背景技术
近年来，随着电子设备的数字技术的发展，为了保存音乐、图像、信息等数据，积极地进行大容量且非易失性的半导体存储装置的开发。例如，使用强电介质作为电容元件的非易失性半导体存储装置已经应用于很多领域。进一步，相比于这种使用强电介质电容器的非易失性半导体存储装置，使用电阻值由于电脉冲的施加而改变且持续保持该状态的材料的非易失性半导体存储装置(以下，称其为ReRAM)，由于其容易获得与通常的半导体处理的匹配性的优点而广受注目。
例如，公开有一种在由1个晶体管和1个存储部构成的ReRAM中，能够直接使用现有的DRAM工序的装置结构(例如，参照专利文献1)。该ReRAM由晶体管和与该晶体管的漏极连结的非易失性的存储部构成。而且，该存储部构成为在上部电极与下部电极之间夹着电阻根据电流脉冲而可逆地变化的电阻变化层。作为电阻变化层，使用镍氧化膜(NiO)、钒氧化膜(V2O5)、锌氧化膜(ZnO)、铌氧化膜(Nb2O5)、钛氧化膜(TiO2)、钨氧化膜(WO3)、或钴氧化膜(CoO)等。这样的过渡金属氧化膜具有下述特征：在被施加阈值以上的电压或电流时显示特定的电阻值，并且持续保持该电阻值直到被施加新的电压或电流，而且，能够直接使用现有的DRAM工序进行制作。
上述例子还公开有一种由1个晶体管和1个非易失性存储部构成，但是使用钙钛矿型构造材料的交叉点型的ReRAM(例如，参照专利文献2)。在该ReRAM中，在基板之上形成有条纹状的下部电极，以覆盖下部电极的方式在整个面上形成有有源层。作为有源层，使用电阻通过电脉冲可逆地改变的电阻变化层。在有源层之上，与下部电极正交地形成有条纹状的上部电极。这样，下部电极和上部电极夹着有源层而交叉的区域成为存储部，下部电极和上部电极分别作为字线或位线的任一种发挥作用。通过采用这样的交叉点型结构，能够实现大容量化。
在交叉点型的ReRAM的情况下，在读取形成于交叉的交点的电阻变化层的电阻值时，为了避免其它行、列的电阻变化层的影响，与电阻变化层串联地插入二极管。
例如，公开有一种ReRAM(例如，参照专利文献3)，其包括：相互平行且隔开间隔排列的2个以上的位线；相互平行且隔开间隔地在与上述位线交叉的方向形成的2个以上的字线；在位线与字线交叉的位置、且在位线上形成的电阻构造体；和以与该电阻构造体和字线接触的方式在电阻构造体上形成的二极管构造体，该ReRAM包括：基板；在该基板上形成的下部电极；在下部电极上形成的电阻构造体；在电阻构造体上形成的二极管构造体；和在二极管构造体上形成的上部电极。
通过采用这样的结构，能够使单位单元构造为1个二极管构造体与1个电阻构造体的连续叠层构造，还能够简单地实现阵列单元构造。
此外，还公开有以下结构(例如，参照专利文献4)：在交叉点型结构的ReRAM中，在X方向的导电阵列线210与Y方向的导电阵列线215的交点部分形成有存储器插件(plug)。在该专利文献4中，如图11所示，该存储器插件构成为7层，由被2层电极层220、230夹着的复合金属氧化物225构成的存储元件255，和由在该存储元件255上形成的金属层235、绝缘物层240和金属层245的叠层结构构成的金属-绝缘物-金属(MIM)构造的非欧姆性元件260，通过电极层250形成在插件内。
专利文献1：日本特开2004-363604号公报
专利文献2：日本特开2003-68984号公报
专利文献3：日本特开2006-140489号公报
专利文献4：美国专利第6,753,561号说明书
发明内容
在上述专利文献1中，虽然也记载了具有开关功能的1个二极管和1个电阻体的结构，但是对于电阻体和二极管的具体构造没有任何记载和暗示。进一步，在专利文献2中公开有一种交叉点结构，但是与上述专利文献1同样，在该例中对于串联连接二极管或其具体的构造没有任何记载和暗示。
与此相对，在专利文献3中公开有以下结构：在下部电极上形成电阻构造体，进而在该电阻构造体上形成二极管构造体，并在二极管构造体上形成上部电极，该二极管构造体利用由NiO、TiO2等构成的p型氧化物和n型氧化物形成。然而，记载于该专利文献3中的二极管构造体以与电阻构造体相同的外形尺寸形成，因此难以增大二极管构造体的电流容量。当二极管的电流容量较小时，不能够充分流动写入所需要的电流，具有妨碍ReRAM的稳定动作的问题。
此外，在专利文献4中，在存储器插件内形成有电阻变化层和MIM构造的非欧姆性元件的整体，因此，存在制造方法变得复杂的问题。进而，在该结构中，非欧姆性元件采用与电阻变化层相同的形状，因此也不能够增大电流容量。因此，与上述同样地存在妨碍ReRAM的稳定动作的问题。
在本发明之前，申请人提出了一种交叉点构造，通过将二极管元件的一部分组装于交叉点的上层配线中，扩大二极管元件的有效面积使其比电阻元件的面积大，即使在将二极管元件和电阻变化层组合而成的交叉点型结构中，也能够确保充分的电流容量，从而实现能够稳定动作的ReRAM。
然而，为了增大二极管元件的电流容量而将二极管元件集成于配线构造中，导致会产生新的问题，即，在配线的最下层配置绝缘层或半导体层，难以如通常的配线那样进行向下层配线的连接。为了实施从构成交叉点存储器的配线的电位的引出，以及从用于驱动交叉点存储器的周边电路的电位的引出，必须解决上述问题。作为其解决方案，考虑在形成配线的掩膜之外，准备仅在存储器单元区域形成二极管元件的绝缘层或半导体层的掩膜。使用该掩膜，仅在存储器单元区域形成二极管元件的绝缘层或半导体层，反之将存储器单元区域以外的二极管元件的绝缘层或半导体层除去，由此，能够实现上层和下层的配线的连接。然而，这使得在每一层配线使用1个掩膜，以及增加使用该掩膜将二极管元件的绝缘层或半导体层除去的工序。特别是，在多层交叉点构造中，掩膜个数、工序数大幅增加，从而难以使处理简化，难以降低处理成本。
本发明是为了解决上述新的问题而提出的，其目的在于，提供一种非易失性半导体存储装置，其在组合二极管元件和电阻变化层而成的交叉点型结构中能够确保充分的电流容量，并且无需复杂处理和高成本即能够实现交叉点存储器的配线、以及交叉点存储器周边电路的配线的引出。
为了实现上述目的，本发明的非易失性半导体存储装置包括：基板；在基板上形成的条纹形状的第一配线；在第一配线上形成的第一层间绝缘层；在第一配线上的第一层间绝缘层形成的第一存储器单元孔；通过第一存储器单元孔与第一配线连接的第一电阻变化层；在第一电阻变化层上形成的第一非欧姆性元件；在第一层间绝缘层上形成并且与第一配线正交，具有条纹形状的第二配线；在第二配线上形成的第二层间绝缘层；和在第二层间绝缘层上形成的上层配线，其中，第二配线由包含第一非欧姆性元件的至少一部分的多层构成，并且在第二配线的最下层具有半导体层或绝缘体层，在该非易失性半导体存储装置中，第一配线通过以贯通第一层间绝缘层和第二层间绝缘层的方式形成的第一接触部与上层配线连接，第二配线通过以贯通第二层间绝缘层的方式形成的第二接触部与上层配线连接。
通过采用上述的结构，第一配线和第二配线被引出至上层的上层配线，因此，即使没有将第一配线和第二配线直接连接的接触部，也能够根据需要通过上层配线连接第一配线和第二配线。由此，能够实现一种非易失性半导体存储装置，在将二极管元件和电阻变化层组合而成的交叉点型结构中，能够确保充分的电流容量，并且能够在单层情况下进行交叉点存储器的配线的电位引出。
此外，为了实现上述目的，本发明的非易失性半导体存储装置包括：基板；在基板上形成的条纹状的第一配线；在第一配线上形成的第一层间绝缘层；在第一配线上的第一层间绝缘层形成的第一存储器单元孔；通过第一存储器单元孔与第一配线连接的第一电阻变化层；在第一电阻变化层上形成的第一非欧姆性元件；在第一层间绝缘层上形成并且与第一配线正交，具有条纹形状的第二配线；在第二配线上形成的第二层间绝缘层；在第二层间绝缘层上形成的第三层间绝缘层；以贯通第二配线上的第二层间绝缘层和第三层间绝缘层的方式形成的第二存储器单元孔；通过第二存储器单元孔与第二配线连接的第二电阻变化层；在第二电阻变化层上形成的第二非欧姆性元件；在第三层间绝缘层上形成并且与第二配线正交，具有条纹形状的第三配线；在第三配线上形成的第四层间绝缘层；和在第四层间绝缘层上形成的上层配线，第二配线和第三配线分别由包含第一非欧姆性元件和第二非欧姆性元件的至少一部分的多层构成，在第二配线和第三配线的最下层具有半导体层或绝缘体层，在该非易失性半导体存储装置中，第一配线通过堆叠接触部与上层配线连接，该堆叠接触部叠层有：以贯通第一层间绝缘层和第二层间绝缘层的方式形成的第一接触部；和以贯通第三层间绝缘层和第四层间绝缘层的方式形成的第三接触部，第二配线通过堆叠接触部与上层配线连接，该堆叠接触部叠层有：以贯通第二层间绝缘层的方式形成的第二接触部；和以贯通第三层间绝缘层和第四层间绝缘层的方式形成的第三接触部，第三配线通过以贯通第四层间绝缘层的方式形成的第四接触部与上层配线连接。
通过采用上述的结构，第一配线、第二配线和第三配线被引出至上层的上层配线，因此，即使没有分别直接连接第一配线、第二配线和第三配线的接触部，也能够根据需要通过上层配线连接第一配线、第二配线和第三配线。此外，在最下层具有半导体层或绝缘层的第二配线和第三配线不能够形成向下层的引出接触部，因此，根据本发明的构造，能够仅通过上层配线进行电连接。由此，能够实现一种非易失性半导体存储装置，在将二极管元件和电阻变化层组合而成的交叉点型结构中，能够确保充分的电流容量，并且能够在2层的情况下进行交叉点存储器的配线的电位引出。
此外，在上述结构中，也可以以第二层间绝缘层、第三层间绝缘层、被埋入第二存储器单元孔中的第二电阻变化层和第二非欧姆性元件、第三配线为一个结构单位，进一步叠层一层以上的结构单位。除上层配线与最下层配线之外的中间配线，仅通过上层配线分别相互电连接。
通过采用上述的结构，除上层配线之外的配线，通过叠层一次以上的接触部而与上层配线连接，因此，即使没有分别直接连接这些配线之间的接触部，根据需要各配线也能够通过上层配线进行连接。此外，在最下层具有半导体或绝缘层的中间配线不能够形成向下层的引出接触部，因此根据本发明的构造，能够仅通过上层配线进行电连接。因此，能够省略在各层中用于除去半导体层或绝缘层的规定区域的掩膜和处理。由此能够实现一种非易失性半导体存储装置，在将二极管元件和电阻变化层组合而成的交叉点型结构中，能够确保充分的电流容量，并且无需复杂处理和高成本就能够在多层的情况下进行交叉点存储器的配线的电位引出。
此外，在上述的结构中，第一配线可以构成为，包括：与第一电阻变化层连接的配线；和与位于第一配线的下层的晶体管连接的配线。
通过采用上述的结构，用于驱动交叉点存储器的周边电路用的晶体管、配线，利用本发明的引出接触部、多层情况下的堆叠接触部，也能够可靠地引出其电位。由此，能够实现一种非易失性半导体存储装置，在将二极管元件和电阻变化层组合而成的交叉点型结构中，能够确保充分的电流容量，并且无需复杂处理和高成本就能够进行交叉点存储器的配线的引出，以及交叉点存储器周边的电路的配线的引出。
此外，在上述的结构中，在叠层一层以上的接触部而形成的堆叠接触部中，其叠层位置可以以上下配线层之间的高度进行连接。即，堆叠接触部构成为，上层侧的接触部和下层侧的接触部由被不同的配线层夹着的层间绝缘层进行连接。
通过采用上述的结构，在形成交叉点存储器单元时，堆叠接触部的下层侧的接触部的表面由层间绝缘层覆盖，因此，成为原理上不会产生处理损伤(等离子体损伤、氧化、清洗导致的膜的变质)的构造。由此，即使形成有堆叠接触部，下层侧的接触部的表面也不会产生由于氧化、清洗而导致的变质等，能够可靠地形成电特性稳定的接触部，能够提高非易失性存储装置的成品率。进一步，将配线夹在其间而叠层的接触部，与使接触部和配线的掩膜匹配的余量相对应地使其尺寸增加，因而不适于微细化。此外，还存在以下缺点：为了将其以相同尺寸形成，需要缩小与相邻的配线的距离，因此容易受到由于配线间电容的增加而导致的配线延迟、噪声等的影响。本结构中不存在上述器件上的问题，能够实现具有电特性稳定的接触的非易失性存储装置。
此外，在上述结构中可以是，非欧姆性元件是由半导体层和夹着该半导体层的上下的金属电极体层的3层叠层结构构成的MSM二极管，电阻变化层侧的金属电极体层以埋入存储器单元孔中的方式形成。
在这样的MSM二极管结构的情况下，即使电阻变化层是通过被施加正负电压而电阻发生变化的、所谓的双极型电阻变化层，也能够容易地得到在双方向上具有较大的电流容量，并且特性偏离小的非欧姆性元件。
此外，在上述结构中可以是，非欧姆性元件是由包括半导体层和金属电极体层的2层叠层结构构成的肖特基二极管，金属电极体层被埋入存储器单元孔中。在这样的肖特基二极管结构的情况下，多数载流子是支配性的，因此能够增大电流容量，并且能够进行高速动作。电阻变化层适合于通过施加极性相同且大小不同的电压而电阻发生变化的、所谓的单极型电阻变化层。
此外，在上述的结构中可以是，非欧姆性元件是由包括p型半导体层和n型半导体层的2层叠层结构构成的pn结二极管，p型半导体层或n型半导体层被埋入接触孔中。由于少数载流子是支配性的，因此电流容量低于上述的二极管，但是能够期待防止过剩电流、降低消耗电力的效果。电阻变化层适合于通过施加极性相同且大小不同的电压而电阻发生变化的、所谓的单极型电阻变化层。
如以上所述，通过采用使用二极管元件的结构，能够利用二极管的整流特性，从而进一步降低读入、写入时的串扰(cross talk)。此外，也能够使该电路结构变得简单。
此外，本发明的非易失性半导体存储装置的制造方法包括：在基板上形成条纹形状的第一配线的工序；在包含第一配线的基板上形成第一层间绝缘层的工序；在第一配线上，在第一层间绝缘层的规定位置形成第一存储器单元孔的工序；在第一存储器单元孔中埋入形成第一电阻变化层的工序；在形成于第一存储器单元孔内的上述第一电阻变化层之上，进一步埋入形成构成第一非欧姆性元件的叠层结构中的至少一层的工序；在第一层间绝缘层上以覆盖第一存储器单元孔的至少一部分的方式，形成包含构成第一非欧姆性元件的上述叠层结构中的其它层的第二配线的工序；在包含第二配线的第一层间绝缘层上形成第二层间绝缘层的工序；在第一配线上形成贯通第一层间绝缘层和第二层间绝缘层的第一接触部，同时在第二配线上形成贯通第二层间绝缘层的第二接触部的工序；和在第二层间绝缘层上形成与第一接触部和第二接触部连接的上层配线的工序。
通过采用上述的方法，即使没有直接连接第一配线和第二配线的接触部，第一配线和第二配线也被引出至上层的上层配线，因此，也能够根据需要通过上层配线连接第一配线和第二配线。此外，通过同时形成第一接触部和第二接触部，能够减少掩膜个数，降低处理成本，并且使处理变得简单。根据以上的制造方法，能够实现一种非易失性半导体存储装置，在将二极管元件和电阻变化层组合而成的交叉点型结构中，能够确保充分的电流容量，并且能够在单层的情况下进行交叉点存储器的配线的电位引出。
此外，本发明的非易失性半导体存储装置的制造方法，包括：在基板上形成条纹形状的第一配线的工序；在包含第一配线的基板上形成第一层间绝缘层的工序；在第一配线上，在第一层间绝缘层的规定的位置形成第一存储器单元孔的工序；在第一存储器单元孔中埋入形成第一电阻变化层的工序；在形成于第一存储器单元孔内的上述第一电阻变化层之上，进一步埋入形成构成第一非欧姆性元件的叠层结构中的至少一层的工序；在第一层间绝缘层上以覆盖第一存储器单元孔的至少一部分的方式，形成包含构成第一非欧姆性元件的叠层结构中的其它层的第二配线的工序；在包含第二配线的第一层间绝缘层上形成第二层间绝缘层的工序；同时形成第一配线上的贯通第一层间绝缘层和第二层间绝缘层的第一接触部，和第二配线上的贯通第二层间绝缘层的第二接触部的工序；在第二层间绝缘膜、第一接触部和第二接触部的表面形成第三层间绝缘层的工序；在第二配线上以贯通第二层间绝缘层和第三层间绝缘层的方式在规定的位置形成第二存储器单元孔的工序；在第二存储器单元孔中埋入形成第二电阻变化层的工序；在形成于第二存储器单元孔内的上述第一电阻变化层之上，进一步埋入形成构成第二非欧姆性元件的叠层结构中的至少一层的工序；在第三层间绝缘层上以覆盖第二存储器单元孔的至少一部分的方式，形成包含构成第二非欧姆性元件的叠层结构中的其它层的第三配线的工序；在包含第三配线的第三层间绝缘层上形成第四层间绝缘层的工序；同时形成第一接触部和第二接触部上的贯通第三层间绝缘层和第四层间绝缘层的第三接触部，和第三配线上的贯通第四层间绝缘层的第四接触部的工序；和在第四层间绝缘层上形成与第三接触部和第四接触部连接的上层配线的工序。
通过采用上述的方法，即使没有直接连接第一配线、第二配线和第三配线的接触部，由于第一配线、第二配线和第三配线被引出至上层的上层配线，因此，也能够根据需要通过上层配线连接第一配线、第二配线和第三配线。此外，通过同时形成第一接触部和第二接触部，并同时形成第三接触部和第四接触部，能够减少掩膜个数，降低处理成本，并且使处理变得简单。进一步，在形成交叉点存储器单元时，堆叠接触部的下层侧的接触部的表面被层间绝缘层覆盖，因此原理上不会产生处理损伤(等离子体损伤、氧化、清洗导致的膜的变质)。由此，即使形成堆叠接触部，第一接触部、第二接触部的表面也不会产生由于氧化、清洗而导致的变质等，能够可靠地形成电特性稳定的接触部，能够提高非易失性存储装置的成品率。
本发明的上述目的、其它目的、特征和优点，通过参照附图的以下的优选实施方式的详细说明能够明确。
本发明是为了解决上述的新问题而提出的，能够在使二极管元件和电阻变化层组合而成的交叉点型结构中确保充分的电流容量，并且无需复杂处理和高成本就能够实现交叉点存储器周边的电路的配线的引出。
附图说明
图1是本发明的第一实施方式的单层构造的交叉点存储器的截面图。
图2是本发明的第二实施方式的2层构造的交叉点存储器的截面图。
图3是本发明的第三实施方式的多层构造的交叉点存储器的截面图。
图4是本发明的第四实施方式的具有周边电路的单层构造的交叉点存储器的截面图。
图5是本发明的第五实施方式的具有周边电路的叠层构造的交叉点存储器的截面图。
图6是表示本发明的第一实施方式的单层构造的交叉点存储器的第一变形例的截面图。
图7是表示本发明的第一实施方式的单层构造的交叉点存储器的第二变形例的截面图。
图8是说明本发明的第一实施方式的单层交叉点存储器的制造方法的工序截面图。
图9是说明本发明的第二实施方式的单层交叉点存储器的制造方法的工序截面图。
图10是说明本发明的第二实施方式的单层交叉点存储器的制造方法的工序截面图。
图11是现有例的交叉点存储器的截面图。
符号说明：
1     基板
2     第一配线
2A    存储器单元区域的第一配线
2B    周边电路区域的第一配线
3     第一层间绝缘层
4     第一存储器单元孔
5     第一电阻变化层
6     第一二极管元件(MSM二极管)
6A    第一二极管元件(肖特基二极管)
6B    第一二极管元件(pn结二极管)
7     第一二极管元件的下部电极(MSM二极管)
7A    第一二极管元件的金属电极(肖特基二极管)
7B    第一二极管元件的n型半导体层(pn结二极管)
8     第一二极管元件的半导体层(MSM二极管)
8A    第一二极管元件的半导体层(肖特基二极管)
8B    第一二极管元件的p型半导体层(pn结二极管)
9     第一二极管元件的上部电极(MSM二极管)
10    第二配线的电阻率低的导电层
11    第二配线(包含MSM二极管的一部分)
11A   第二配线(包含肖特基二极管的一部分)
11B   第二配线(包含pn结二极管的一部分)
12    第二层间绝缘层
13    引出用的上层配线
14    第一接触部
15    第二接触部
16    第三层间绝缘层
17    第二存储器单元孔
18    第二电阻变化层
19    第二二极管元件(MSM二极管)
20    第二二极管元件的下部电极(MSM二极管)
21    第二二极管元件的半导体层(MSM二极管)
22    第二二极管元件的上部电极(MSM二极管)
23    第三配线的电阻率低的导电层
24    第三配线
25    第四层间绝缘层
26    第三接触部
27    第四接触部
28    第(N-1)二极管元件的半导体层(MSM二极管)
29    第(N-1)二极管元件的上部电极(MSM二极管)
30    第N配线的电阻率低的导电层
31    第N配线
32    第(2N-1)层间绝缘层
33    第2N层间绝缘层
34    第N存储器单元孔
35    第N电阻变化层
36    第N二极管元件(MSM二极管)
37    第N二极管元件的下部电极(MSM二极管)
38    第(N+1)配线的电阻率低的导电层
39    第N二极管元件的上部电极(MSM二极管)
40    第N二极管元件的半导体层(MSM二极管)
41    第(N+1)配线
42    第(2N+1)层间绝缘层
43    第(2N-1)接触部
44    第2N接触部
45    第2N+1接触部
46    第2N+2接触部
47    配线和晶体管的连接接触部
48    晶体管(栅极电极)
49    配线与基板间的层间绝缘层
具体实施方式
以下，参照附图对本发明的实施方式进行说明。其中，对相同的部件标注相同的符号，省略其说明。此外，晶体管、存储部等的形状为示意性表示，使其为易于进行图示的个数。
(第一实施方式)
图1为说明本发明的第一实施方式的非易失性半导体存储装置的结构的截面图。
本实施方式的非易失性半导体存储装置包括：基板1；在该基板1上形成的条纹形状的第一配线2；以覆盖第一配线2的方式在基板1上形成的第一层间绝缘层3；在第一层间绝缘层3上以与第一配线2正交的方式形成的条纹形状的第二配线11；以覆盖第二配线11的方式在第一层间绝缘层3上形成的第二层间绝缘层12；和在第二层间绝缘层12上形成的上层配线13。此外，在第一配线2与第二配线11正交的区域的第一层间绝缘层3，形成有第一存储器单元孔4，在该第一存储器单元孔4中设置有：与第一配线2连接的第一电阻变化层5，和在第一电阻变化层5上形成的第一二极管元件的下部电极7。此外，第二配线11包括第一二极管元件的半导体层8、第一二极管元件的上部电极9和第二配线的电阻率低的导电层10，由第一二极管元件的下部电极7、第一二极管元件的半导体层8和第一二极管元件的上部电极9构成第一二极管元件6(MSM二极管)。第一配线2经由贯通第一层间绝缘层3和第二层间绝缘层12而形成的第一接触部14与上层配线13连接，第二配线11经由贯通第二层间绝缘层12而形成的第二接触部15与上层配线13连接。
在以上的结构中，第一配线2、第二配线的电阻率低的导电层10、上层配线13优选构成为，例如由铜或铝等构成的电阻率低的导电层(厚度100nm～500nm)或在它们的下层叠层有氮化钛、钛、氮化钽、钽等阻挡层金属(厚度5nm～100nm)的结构。前者通过使配线进一步低电阻化，能够防止电路动作的迟延，实现高速动作，后者对于防止来自层间绝缘层的杂质的扩散、提高与层间绝缘层的密接性具有效果。
此外，以组入第二配线11的方式形成的第一二极管元件6能够使用具有以下结构的MSM二极管，即，例如使用钽、氮化钽、钛、氮化钛、铝、钨、铂、铜或它们的组合作为第一二极管元件的下部电极7、上部电极9，使用硅、氮化硅、碳化硅作为半导体层8，将它们叠层而成MSM二极管。第一二极管元件的下部电极7、上部电极9的膜厚优选为5nm～20nm的范围，半导体层8的膜厚的范围优选为3nm～15nm的范围。另外，第一二极管元件6的半导体层8优选具有比被埋入第一存储器单元孔4的第一二极管元件的下部电极7更大的形状。这样，能够提高二极管元件的电流容量。在采用这样的MSM二极管的结构的情况下，即使电阻变化层是通过正负电压的施加而改变电阻的、所谓的双极型电阻变化层，也能够容易地得到在双方向上具有较大的电流容量、并且特性偏离小的非欧姆性元件。
此外，作为第一层间绝缘层3和第二层间绝缘层12，能够使用绝缘性的氧化物材料。具体而言，能够使用通过CVD法利用氧化硅(SiO)、臭氧(O3)和四乙氧基硅烷(TEOS)所形成的TEOS-SiO膜或氮化硅(SiN)膜。而且，也可以使用作为低介电常数材料的碳氮化硅(SiCN)膜、碳氧化硅(SiOC)膜或氟氧化硅(SiOF)膜。第一层间绝缘层3和第二层间绝缘层12的膜厚优选为100～500nm左右。这是因为，当配线间绝缘层变薄时，配线间的泄漏电流会增加，当配线间绝缘层变厚时，第一接触部变深，变得难以加工。
此外，作为第一电阻变化层5，可以使用含铁的氧化物例如四氧化三铁(Fe3O4)、氧化钛、氧化钽、氧化钒、氧化钴、氧化镍、氧化锌、铌氧化膜等过度金属氧化物，利用溅射法等形成。像这样的过渡金属氧化物材料，在被施加阈值以上的电压或电流时显示特定的电阻值，将该电阻值持续保持直到被施加新的一定大小的脉冲电压或脉冲电流。另外，在本实施方式中将第一电阻变化层5填充在第一存储器单元孔4内，但也可以是，例如仅在第一存储器单元孔4的底部、侧壁形成有该第一电阻变化层5的方式。
此外，第一接触部14和第二接触部15构成为，在各个接触孔中埋入钨或铜、或者在它们的下层埋入由钛、氮化钛、钽、氮化钽的组合而形成的材料所得到的叠层结构。由此，能够实现接触部电阻较低的引出接触部。第二接触部15优选在除了第一存储器单元孔4的正上方之外的第二配线11上形成。这是为了防止在形成第二接触部15时的等离子体损伤的影响。
通过采用以上的结构，第一配线2和第二配线11被引出至上层的上层配线13，因此，即使没有直接连接第一配线2和第二配线11的接触部，也能够根据需要经由上层配线13连接第一配线2和第二配线11。由此，能够实现一种非易失性半导体存储装置，其在将二极管元件和电阻变化层组合而成的交叉点型结构中，能够确保充分的电流容量，并且能够在单层的情况下进行交叉点存储器的配线的电位引出。
(第二实施方式)
图2是说明本发明的第二实施方式的非易失性半导体存储装置的结构的截面图。与第一实施方式的不同之处在于：在第二层间绝缘层12之上，不是叠层引出用的上层配线13，而是叠层有第二层的交叉点存储器的结构。另外，对于与第一实施方式共用的结构，在本实施方式中省略其说明。该非易失性半导体存储装置的结构，除第一实施方式的构造之外，还包括：在第二层间绝缘层12上以覆盖第一接触部14、第二接触部15的方式在整个面上形成的第三层间绝缘层16；在该第三层间绝缘层16上以与第二配线11正交的方式形成的条纹形状的第三配线24；以覆盖第三配线24的方式在第三层间绝缘层16上形成的第四层间绝缘层25；在第四层间绝缘层25上形成的上层配线13。此外，以贯通第二配线11和第三配线24正交的区域的第二层间绝缘层12和第三层间绝缘层16的方式形成有第二存储器单元孔17，在该第二存储器单元孔17中，包括：与第二配线11连接的第二电阻变化层18，和在第二电阻变化层18上形成的第二二极管元件的下部电极20。此外，第三配线24由第二二极管元件的半导体层21、第二二极管元件的上部电极22和第三配线的电阻率低的导电层23构成，第二二极管元件19(MSM二极管)由第二二极管元件的下部电极20、第二二极管元件的半导体层21和第二二极管元件的上部电极22构成。第一配线2通过叠层以贯通第一层间绝缘层3和第二层间绝缘层12的方式形成的第一接触部14和以贯通第三层间绝缘层16和第四层间绝缘层25的方式形成的第三接触部26而形成的堆叠接触部，与上层配线13连接，第二配线11通过叠层以贯通第二层间绝缘层12的方式形成的第二接触部15和以贯通第三层间绝缘层16和第四层间绝缘层25的方式形成的第三接触部26而形成的堆叠接触部，与上层配线13连接，第三配线24通过以贯通第四层间绝缘层25的方式形成的第四接触部27与上层配线13连接。
通过采用上述的结构，第一配线、第二配线和第三配线被引出至上层的上层配线13，因此，即使没有分别直接连接第一配线、第二配线和第三配线的接触部，也能够根据需要通过上层配线连接第一配线、第二配线和第三配线。此外，在最下层具有半导体层或绝缘层的第二配线和第三配线不能够形成向下层引出的接触部，因此，根据本发明的构造，能够仅通过上层配线进行电连接。由此，能够实现一种非易失性半导体存储装置，在组合二极管元件和电阻变化层而成的交叉点型结构中，能够确保充分的电流容量，并且能够在2层的情况下进行交叉点存储器的配线的电位引出。
此外，在本实施方式中，作为堆叠接触部的下层侧接触部的第一接触部14和第二接触部15的露出的表面被第三层间绝缘层16覆盖，因此形成为原理上不会产生由用于形成第二存储器单元孔17、第三配线24的干蚀刻等造成的处理损伤(等离子体损伤、氧化、清洗导致的膜变质)的构造。由此，即使形成有堆叠接触部，第一接触部14、第二接触部15的表面也不会产生由氧化、清洗导致的变质等，能够可靠地形成电特性稳定的接触部，能够提高非易失性存储装置的成品率。进一步，在其间夹着配线而被叠层的接触部，与使接触部和配线的掩膜匹配的余量相对应地使其尺寸增加，因而不适于微细化。此外，还存在以下缺点：为了将其以相同的尺寸形成，需要缩小与相邻配线的距离，容易受到由于配线间电容的增加而导致的配线延迟、噪声等的影响。在本结构中不存在上述的器件上的问题，能够实现具有电特性稳定的接触部的非易失性存储装置。
另外，由下部电极20、半导体层21、上部电极22构成的第二二极管元件19、第三配线的电阻率低的导电层23、第三层间绝缘层16、第四层间绝缘层25、第二电阻变化层18、第三接触部26和第四接触部27的具体方式，与在第一实施方式中所示的相同，在此省略。
(第三实施方式)
图3是说明本发明的第三实施方式的非易失性半导体存储装置的结构的截面图。与第二实施方式的不同之处在于：在第四层间绝缘层25之上，不是叠层引出用的上层配线13，而是叠层有第三层以后的交叉点存储器的结构。另外，对于与第一实施方式和第二实施方式共用的结构，在本实施方式中省略其说明。该非易失性半导体存储装置的第N层(以下，令N为3以上的整数)的交叉点存储器的结构包括：第N配线31；在第N配线31上形成的第(2N-1)层间绝缘层32；在该第(2N-1)层间绝缘层32上形成的第2N层间绝缘层33；在第2N层间绝缘层33上以与第N配线31正交的方式形成的条纹形状的第(N+1)配线41；以覆盖第(N+1)配线41的方式形成的第(2N+1)层间绝缘层42；和在第(2N+1)层间绝缘层42上形成的上层配线13。此外，以贯通第N配线31和第(N+1)配线41正交的区域的第(2N-1)层间绝缘层32和第2N层间绝缘层33的方式形成有第N存储器单元孔34，在该第N存储器单元孔34中包括：与第N配线31连接的第N电阻变化层35，和在第N电阻变化层35上形成的第N二极管元件的下部电极37。此外，第(N+1)配线41由第N二极管元件的半导体层40、第N二极管元件的上部电极39和第(N+1)配线的电阻率低的导电层38构成，第N二极管元件36(MSM二极管)由第N二极管元件的下部电极37、第N二极管元件的半导体层40和第N二极管元件的上部电极39构成。
第一配线2，通过将从贯通第一层间绝缘层3和第二层间绝缘层12而形成的第一接触部14直到贯通第2N层间绝缘层33和第(2N+1)层间绝缘层42而形成的第2N接触部45的接触部叠层N段而形成的堆叠接触部，与上层配线13连接。作为中间配线层的第K配线(K是2以上N以下的整数，未图示)，通过将从贯通第(2K-2)层间绝缘层而形成的第(2K-2)接触部直到第2N接触部45的接触部叠层(NK+1)段而形成的堆叠接触部，与上层配线13连接。第(N+1)配线41通过贯通第(2N+1)层间绝缘层42而形成的第(2N+1)接触部46与上层配线13连接。
通过采用上述的结构，除上层配线之外的配线，通过叠层1层以上的接触部与上层配线连接，因此，即使没有分别直接连接这些配线间的接触部，根据需要除上层配线之外的各配线也能够通过上层配线进行连接。此外，在最下层具有半导体或绝缘层的中间配线不能够形成向下层的引出接触部，因此，根据本发明的构造，能够仅通过上层配线进行电连接。由此，能够省略用于对各层除去半导体层或绝缘层的规定区域的掩膜和处理。由此，能够实现一种非易失性半导体存储装置，在将二极管元件和电阻变化层组合而成的交叉点型结构中，能够确保充分的电流容量，并且无需复杂处理和高成本就能够在多层的情况下进行交叉点存储器的配线的电位引出。
(第四实施方式)
图4为说明本发明的第四实施方式的非易失性半导体存储装置的结构的截面图。与第一实施方式的不同之处在于：在第一层间绝缘层3的下层形成有晶体管48等周边电路。另外，对于与第一实施方式共用的结构，在本实施方式中省略其说明。该非易失性半导体存储装置，在第一实施方式的构造的基础上，还包括：在基板1上形成的构成交叉点存储器的周边电路的晶体管48、以覆盖该晶体管48的方式在基板1上形成的基板与配线间的绝缘层49和以贯通该绝缘层49的方式形成的连接配线和晶体管的接触部47。第一配线2包括：与第一电阻变化层5连接的交叉点存储器的配线2A，和用于构成用来驱动交叉点存储器的周边电路的配线2B。交叉点存储器的配线2A、周边电路用的配线2B，均经由以贯通第一层间绝缘层3和第二层间绝缘层12的方式形成的第一接触部14，与上层配线13连接。晶体管48也通过接触部47、周边电路用配线2B和第一接触部14，与上层配线13连接。
通过采用上述的结构，用于驱动交叉点存储器的周边电路用的晶体管、配线，也能够利用引出接触部，可靠地被引出其电位。进一步，不仅将第一配线作为交叉点存储器的配线使用，还能够将其作为用于形成交叉点存储器的周边电路的配线共用。由此，能够实现一种非易失性半导体存储装置，在将二极管元件和电阻变化层组合而成的交叉点型结构中，能够确保充分的电流容量，并且无需复杂处理和高成本就能够进行交叉点存储器的配线的引出，以及交叉点存储器的周边电路的配线的引出。
(第五实施方式)
图5是说明本发明的第五实施方式的非易失性半导体存储装置的结构的截面图。与第二实施方式的不同之处在于：在第一层间绝缘层3的下层形成有晶体管48等周边电路。另外，对于与第二实施方式共用的结构，在本实施方式中省略其说明。该非易失性半导体存储装置，在第二实施方式的构造的基础上，还包括：在基板1上形成的构成交叉点存储器的周边电路的晶体管48、以覆盖该晶体管48的方式在基板1上形成的基板与配线间的绝缘层49和以贯通该绝缘层49的方式形成的配线和晶体管的连接接触部47。第一配线2包括：与第一电阻变化层5连接的交叉点存储器的配线2A，和用于构成用来驱动交叉点存储器的周边电路的配线2B。交叉点存储器的配线2A、周边电路用的配线2B，均通过以贯通第一层间绝缘层3和第二层间绝缘层12的方式形成的第一接触部14以及以贯通第三层间绝缘层16和第四层间绝缘层25的方式形成的第三接触部26，与上层配线13连接。晶体管48通过接触部47、周边电路用配线2B、第一接触部14和第三接触部26，与上层配线13连接。
通过采用上述的结构，用于驱动交叉点存储器的周边电路用的晶体管、配线，也能够利用堆叠接触部，可靠地被引出其电位。进一步，不仅将第一配线作为交叉点存储器的配线使用，还能够将其作为用于形成交叉点存储器的周边电路的配线共用。由此，能够实现一种非易失性半导体存储装置，在将二极管元件和电阻变化层组合而成的交叉点型结构中，能够确保充分的电流容量，并且无需复杂处理和高成本就能够进行交叉点存储器的配线的引出，以及交叉点存储器的周边电路的配线的引出。
(第一实施方式的变形例)
图6是表示本发明的第一实施方式的单层构造的交叉点存储器的第一变形例的截面图。与第一实施方式的不同之处在于：在第一存储器单元孔4中埋入有第一二极管元件的金属电极7A，第二配线11A是第一二极管元件的半导体层8A和第二配线的电阻率低的导电层10的叠层构造。由金属电极7A、半导体层8A构成为肖特基二极管的第一二极管元件6A。在这样的肖特基二极管的结构的情况下，多数载流子为支配性的，因此能够增大电流容量，并且能够进行高速动作。电阻变化层适合于通过施加极性相同且大小不同的电压而发生电阻变化的、所谓单极型电阻变化层。
图7是表示本发明的第一实施方式的单层构造的交叉点存储器的第二变形例的截面图。与第一实施方式的不同之处在于：在第一存储器单元孔4中埋入有第一二极管元件的n型半导体层7B，第二配线11B是第一二极管元件的p型半导体层8B和第二配线的电阻率低的导电层10的叠层构造。由n型半导体层7B、p型半导体层8B构成为pn结二极管的第一二极管元件6B。在上述的结构中，n型半导体层7B和p型半导体层8B的构成位置也可以是相反的配置。在pn结二极管中，少数载流子是支配性的，因此电流容量低于上述的二极管，但是能够期待防止过剩电流、降低消耗电力的效果。电阻变化层适合于通过施加极性相同且大小不同的电压而发生电阻变化的、所谓单极型电阻变化层。
(第一实施方式的制造方法)
接着，参照图8(a)～图8(e)对本发明的第一实施方式的非易失性半导体存储装置的制造方法进行说明。
图8(a)是在基板1上使用期望的掩膜对导电膜进行图形化而形成条纹形状的第一配线2之后，在整个面上形成第一层间绝缘层3，并通过CMP使其表面平坦化的工序的截面图。关于第一配线2，一直以来主要使用铝，但是最近也使用即使进行微细化也能够实现低电阻的铜。此外，关于第一层间绝缘层3，为了降低配线间的寄生电容而使用含氟氧化物(例如SiOF)、含碳氮化物(例如SiCN)。在本实施方式的情况下，作为第一配线2例如使用铝，作为第一层间绝缘层3例如使用含氟氧化物SiOF。另外，第一配线2通过蚀刻形成，但是也可以埋入第一层间绝缘层13中而形成。即，在第一层间绝缘层13形成用于埋入第一配线2的条纹形状的槽，在形成成为第一配线2的导电膜后，例如能够由进行CMP的镶嵌处理(damascene process)形成第一配线2(同样的镶嵌处理也能够适用于以下的配线形成工序)。
接着，如图8(b)所示，在第一配线2上的第一层间绝缘层3，以一定的排列间距形成第一存储器单元孔4。在第一配线2的宽度比第一存储器单元孔4小的情况下，由于掩膜匹配错位的影响，第一配线2和第一电阻变化层5的接触面积改变，例如单元电流改变。从防止该情况的观点出发，使第一配线2采用宽度为比第一存储器单元孔4大的外形。接着，在第一存储器单元孔4内埋入形成第一电阻变化层5。作为第一电阻变化层5，通过溅射法形成氧化钽。其中，作为成膜方法，不仅能够使用溅射，还可以使用CVD法、ALD法等。向第一存储器单元孔4的埋入，使用CMP处理或回蚀处理而进行。然后，进而进行过度研磨或回蚀，由此将第一存储器单元孔4内的第一电阻变化层5的一部分除去。接着，在第一存储器单元孔4内的上部形成第一二极管元件的下部电极7。该下部电极使用氮化钽。与上述的氧化钽同样地，该氮化钽的成膜能够通过溅射法进行，埋入形成能够通过CMP处理或回蚀处理进行。
接着，如图8(c)所示，形成由第一二极管元件的半导体层8、上部电极9和第二配线的电阻率低的导电层10的叠层所形成的条纹形状的第二配线11。第二配线11使用期望的掩膜，以与第一二极管元件的下部电极7连接并且与第一配线2正交的方式形成。在该情况下，这些半导体层8和上部电极9，优选具有至少比第一存储器单元孔4大的形状。这样，使得二极管元件的电流容量增加。在本实施方式中，作为下部电极7、上部电极9使用氮化钽，作为绝缘体层8使用SiN。SiN通过溅射法、CVD法、ALD法形成，因此能够容易地形成具有良好的绝缘性并且致密的薄膜。这样，能够形成第一二极管元件(MSM二极管)6。
接着，如图8(d)所示，以覆盖第二配线11的方式在第一层间绝缘层3上形成第二层间绝缘层12。第二层间绝缘层12由与第一层间绝缘层3相同的材料构成。接着，使用期望的掩膜进行图案形成，同时形成贯通第一层间绝缘层3和第二层间绝缘层12的与第一配线2连接的第一接触部14，和贯通第二层间绝缘层12的与第二配线11连接的第二接触部15。此外，第一接触部14和第二接触部15构成为，埋入钨或铜、或者在它们的下层埋入由钛、氮化钛、钽、氮化钽的组合而形成的材料所得到的叠层结构。由此，能够实现接触部电阻低的引出接触部。此外，第一接触部14比第二接触部15更深，因此，在使用相同的掩膜同时通过蚀刻形成两者的情况下，在直到第一接触部14的底部的第一配线2通过蚀刻而露出的相当的时间中，第二接触部15的底部的第二配线11暴露于过蚀刻。由此，为了防止此时的等离子体损伤的影响，和第二接触部15穿透第二配线11时的影响，第二接触部15优选在除了第一存储器单元孔4的正上方的部位之外的第二配线11上形成。
最后，如图8(e)所示，以与第一接触部14和第二接触部15连接的方式，使用期望的掩膜在第二层间绝缘层12上形成上层配线13。上层配线13由与第一配线2相同的材料形成。之后通过使用绝缘保护层(未图示)，能够制造图1所示的本发明的第一实施方式的非易失性半导体存储装置。
(第二实施方式的制造方法)
接着，参照图9(a)～图9(g)对本发明的第二方式的非易失性半导体存储装置的制造方法进行说明。另外，交叉点存储器的第一层之前的制造方法与图8(a)～图8(d)相同，因此在这里省略。此外，在配线、层间绝缘层、电阻变化层、二极管元件、接触部中使用的材料等，也在本发明第一实施方式的制造方法的具体方式中被说明，因此这里省略。
图9(a)表示图8(d)所说明的，形成了贯通第一层间绝缘层3和第二层间绝缘层12的与第一配线连接的第一接触部14，和贯通第二层间绝缘层12的与第二配线11连接的第二接触部15的状态。
接着，如图9(b)所示，以覆盖第一接触部14和第二接触部15的方式在整个面上形成第三层间绝缘层16。接着，以贯通第二配线11上的第二层间绝缘层12和第三层间绝缘层16的方式，以一定的排列间距形成第二存储器单元孔17。基于与第一存储器单元孔4相同的理由，第二配线11采用宽度比第二存储器单元孔17大的外形。此外，第二存储器单元孔17的位置优选在第一存储器单元孔4的正上方。这样，能够使单元布局微细化，在交叉点存储器的上下的单元处维持对称性，抑制电路动作的偏差。此外，第一接触部14和第二接触部15的表面被第三层间绝缘层16覆盖，因此原理上不会产生由用于形成第二存储器单元孔17的干蚀刻等导致的处理损伤(等离子体损伤、氧化、清洗导致的膜变质)。因此，即使之后形成堆叠接触部，第一接触部14、第二接触部15的表面也不会产生由于氧化、清洗而导致的变质等，能够可靠地形成电特性稳定的接触部，能够提高非易失性存储装置的成品率。
接着，如图9(c)所示，在第二存储器单元孔17内埋入形成第二电阻变化层18，在其上部埋入形成第二二极管元件的下部电极20。它们的形成方法，在图8(b)中已表示，因此省略。
接着，如图9(d)所示，形成将第二二极管元件的半导体层21、上部电极22和第三配线的电阻率低的导电层23叠层而成的条纹形状的第三配线24。第三配线24使用期望的掩膜，以与第二二极管元件的下部电极20连接并且与第二配线11正交的方式形成。在该情况下，这些半导体层21和上部电极22优选具有至少比第二存储器单元孔17大的形状。这样，使得二极管元件的电流容量增大。由此，能够形成第二二极管元件(MSM二极管)19。
接着，如图10(a)所示，以覆盖第三配线24的方式在第三层间绝缘层16上形成第四层间绝缘层25。
接着，如图10(b)所示，使用期望的掩膜进行图案形成，同时形成贯通第三层间绝缘层16和第四层间绝缘层25的与第一接触部14和第二接触部15连接的第三接触部26，和贯通第四层间绝缘层25的与第三配线11连接的第四接触部27。此外，第三接触部26和第四接触部27的材料也与上述的接触部相同。此外，第三接触部26比第四接触部27深，因此在使用相同的掩膜同时通过蚀刻而形成两者的情况下，在直至第三接触部26的底部的第一接触部14和第二接触部15通过蚀刻被露出的相当的时间中，第四接触部27的底部的第三配线24暴露于过蚀刻。由此，为了防止此时的等离子体损伤的影响，和第四接触部27穿透第三配线24时的影响，第四接触部27优选在除了第二存储器单元孔17的正上方的部位之外的第三配线24上形成。虽然在图10中表示为第四接触部27位于第二存储器单元孔17的正上方，但是其形成于在该图的垂直纸面的方向上错开第二存储器单元孔17的正上方的位置。
最后，如图10(c)所示，使用期望的掩膜在第四层间绝缘层25上以与第三接触部26和第四接触部27连接的方式形成上层配线13。上层配线13由与第一配线2相同的材料构成。之后通过使用绝缘保护层(未图示)，能够制造图2所示的本发明的第二实施方式的非易失性半导体存储装置。
对本领域的技术人员来说，根据上述说明能够了解到本发明的众多的改良以及其它的实施方式。因此，上述说明仅应当被解释为例示，其目的在于向本领域的技术人员说明实施本发明的最佳方式。能够不脱离本发明的主旨地对其构造和/或功能的详细内容进行实质性变更。
产业上的可利用性
本发明涉及使用二极管元件和电阻变化层的交叉点型的非易失性半导体存储装置，能够实现存储器容量极大的非易失性存储器，因此对使用非易失性存储装置的各种电子设备的领域是有用的。

Claims (10)

1.一种非易失性半导体存储装置，其特征在于，包括：
基板；
在所述基板上形成的条纹形状的第一配线；
在所述第一配线上形成的第一层间绝缘层；
在所述第一配线上的所述第一层间绝缘层形成的第一存储器单元孔；
经由所述第一存储器单元孔与所述第一配线连接的第一电阻变化层；
在所述第一电阻变化层上形成的第一非欧姆性元件；
在所述第一层间绝缘层上形成并且与所述第一配线正交，具有条纹形状的第二配线；
在所述第二配线上形成的第二层间绝缘层；和
在所述第二层间绝缘层上形成的上层配线，其中
所述第二配线由包含所述第一非欧姆性元件的至少一部分的多层构成，在所述第二配线的最下层具有半导体层或绝缘体层，
所述第一配线通过以贯通所述第一层间绝缘层和所述第二层间绝缘层的方式形成的第一接触部，与所述上层配线连接，
所述第二配线通过以贯通所述第二层间绝缘层的方式形成的第二接触部，与所述上层配线连接。
2.一种非易失性半导体存储装置，其特征在于，包括：
基板；
在所述基板上形成的条纹形状的第一配线；
在所述第一配线上形成的第一层间绝缘层；
在所述第一配线上的所述第一层间绝缘层形成的第一存储器单元孔；
经由所述第一存储器单元孔与所述第一配线连接的第一电阻变化层；
在所述第一电阻变化层上形成的第一非欧姆性元件；
在所述第一层间绝缘层上形成并且与所述第一配线正交，具有条纹形状的第二配线；
在所述第二配线上形成的第二层间绝缘层；
在所述第二层间绝缘层上形成的第三层间绝缘层；
以贯通所述第二配线上的所述第二层间绝缘层和所述第三层间绝缘层的方式形成的第二存储器单元孔；
经由所述第二存储器单元孔与所述第二配线连接的第二电阻变化层；
在所述第二电阻变化层上形成的第二非欧姆性元件；
在所述第三层间绝缘层上形成并且与所述第二配线正交，具有条纹形状的第三配线；
在所述第三配线上形成的第四层间绝缘层；和
在所述第四层间绝缘层上形成的上层配线，其中，
所述第二配线和所述第三配线，分别由包含所述第一非欧姆性元件和所述第二非欧姆性元件的至少一部分的多层构成，在所述第二配线和所述第三配线的最下层具有半导体层或绝缘体层，
所述第一配线通过堆叠接触部与所述上层配线连接，该堆叠接触部叠层有：贯通所述第一层间绝缘层和所述第二层间绝缘层而形成的第一接触部；和贯通所述第三层间绝缘层和所述第四层间绝缘层而形成的第三接触部，
所述第二配线通过堆叠接触部与所述上层配线连接，该堆叠接触部叠层有：贯通所述第二层间绝缘层而形成的第二接触部；和贯通所述第三层间绝缘层和所述第四层间绝缘层而形成的所述第三接触部。
所述第三配线通过以贯通所述第四层间绝缘层的方式形成的第四接触部，与所述上层配线连接。
3.如权利要求2所述的非易失性半导体存储装置，其特征在于：
以所述第二层间绝缘层、所述第三层间绝缘层、被埋入所述第二存储器单元孔中的所述第二电阻变化层和所述第二非欧姆性元件、所述第三配线作为一个结构单位，进一步叠层有一层以上的所述结构单位，
除上层配线之外的所述配线，通过叠层一层以上的接触部，与所述上层配线连接，
除上层配线和最下层配线之外的中间配线，仅通过所述上层配线分别相互电连接。
4.如权利要求1～3中任一项所述的非易失性半导体存储装置，其特征在于：
所述第一配线包括：与所述第一电阻变化层连接的配线；和与位于所述第一配线的下层的晶体管连接的配线。
5.如权利要求2或3所述的非易失性半导体存储装置，其特征在于：
在叠层所述一层以上的接触部而形成的堆叠接触部中，其叠层位置以上下配线层之间的高度进行连接。
6.如权利要求1～3中任一项所述的非易失性半导体存储装置，其特征在于：
所述非欧姆性元件是由半导体层和夹着所述半导体层的上下的金属电极体层的3层叠层结构构成的MSM二极管，所述电阻变化层侧的所述金属电极体层埋入形成在所述存储器单元孔中。
7.如权利要求1～3中任一项所述的非易失性半导体存储装置，其特征在于：
所述非欧姆性元件是由半导体层和金属电极体层的2层叠层结构构成的肖特基二极管，所述金属电极体层埋入所述存储器单元孔中。
8.如权利要求1～3中任一项所述的非易失性半导体存储装置，其特征在于：
所述非欧姆性元件是由p型半导体层和n型半导体层的2层叠层结构构成的pn结二极管，所述p型半导体层或所述n型半导体层埋入所述存储器单元孔中。
9.一种非易失性半导体存储装置的制造方法，其特征在于，包括：
在基板上形成条纹形状的第一配线的工序；
在包含所述第一配线的所述基板上形成第一层间绝缘层的工序；
在所述第一配线上，在所述第一层间绝缘层的规定位置形成第一存储器单元孔的工序；
在所述第一存储器单元孔中埋入形成第一电阻变化层的工序；
在形成于所述第一存储器单元孔内的所述第一电阻变化层之上，进一步埋入形成构成第一非欧姆性元件的叠层结构中的至少一层的工序；
在所述第一层间绝缘层上以覆盖所述第一存储器单元孔的至少一部分的方式，形成包含构成所述第一非欧姆性元件的所述叠层结构中的其它层的第二配线的工序；
在包含所述第二配线的所述第一层间绝缘层上形成第二层间绝缘层的工序；
在所述第一配线上形成贯通所述第一层间绝缘层和所述第二层间绝缘层的第一接触部，同时在所述第二配线上形成贯通所述第二层间绝缘层的第二接触部的工序；和
在所述第二层间绝缘层上形成与所述第一接触部和所述第二接触部连接的上层配线的工序。
10.一种非易失性半导体存储装置的制造方法，其特征在于，包括：
在基板上形成条纹形状的第一配线的工序；
在包含所述第一配线的所述基板上形成第一层间绝缘层的工序；
在所述第一配线上，在所述第一层间绝缘层的规定位置形成第一存储器单元孔的工序；
在所述第一存储器单元孔中埋入形成第一电阻变化层的工序；
在形成于所述第一存储器单元孔内的所述第一电阻变化层之上，进一步埋入形成构成第一非欧姆性元件的叠层结构中的至少一层的工序；
在所述第一层间绝缘层上以覆盖所述第一存储器单元孔的至少一部分的方式，形成包含构成所述第一非欧姆性元件的所述叠层结构中的其它层的第二配线的工序；
在包含所述第二配线的所述第一层间绝缘层上形成第二层间绝缘层的工序；
同时形成所述第一配线上的贯通所述第一层间绝缘层和所述第二层间绝缘层的第一接触部，和所述第二配线上的贯通所述第二层间绝缘层的第二接触部的工序；
在所述第二层间绝缘膜、所述第一接触部和所述第二接触部的表面形成第三层间绝缘层的工序；
在所述第二配线上以贯通所述第二层间绝缘层和所述第三层间绝缘层的方式在规定位置形成第二存储器单元孔的工序；
在所述第二存储器单元孔中埋入形成第二电阻变化层的工序；
在形成于所述第二存储器单元孔内的所述第一电阻变化层之上，进一步埋入形成构成第二非欧姆性元件的叠层结构中的至少一层的工序；
在所述第三层间绝缘层上以覆盖所述第二存储器单元孔的至少一部分的方式，形成包含构成所述第二非欧姆性元件的所述叠层结构中的其它层的第三配线的工序；
在包含所述第三配线的所述第三层间绝缘层上形成第四层间绝缘层的工序；
同时形成所述第一接触部和所述第二接触部上的贯通所述第三层间绝缘层和所述第四层间绝缘层的第三接触部，和所述第三配线上的贯通所述第四层间绝缘层的第四接触部的工序；和
在所述第四层间绝缘层上形成与第三接触部和第四接触部连接的上层配线的工序。
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