KR20210100388A - 절연 패턴 및 가변 저항 층을 갖는 반도체 소자 - Google Patents
절연 패턴 및 가변 저항 층을 갖는 반도체 소자 Download PDFInfo
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Abstract
반도체 소자는 기판 상의 필라 구조체를 포함한다. 상기 필라 구조체의 측면에 적층 구조체가 배치된다. 상기 적층 구조체는 제1 절연층 및 상기 제1 절연층 상의 제2 절연층을 포함한다. 상기 제1 절연층 및 상기 제2 절연층 사이에 전극 층이 배치된다. 상기 필라 구조체는 가변 저항 층을 포함한다. 상기 가변 저항 층 및 상기 적층 구조체 사이에 채널층이 배치된다. 상기 가변 저항 층 및 상기 채널층 사이에 배치되고 상기 가변 저항 층보다 작은 수직 두께를 갖는 절연 패턴이 제공된다.
Description
절연 패턴 및 가변 저항 층을 갖는 반도체 소자에 관한 것이다.
반도체 메모리 소자의 고집적화에 따라 수직 적층 구조체를 이용하는 기술이 시도되고 있다. 상기 수직 적층 구조체의 측면에 필라 구조체가 배치된다. 상기 필라 구조체는 채널 층 및 가변 저항 층을 포함한다. 상기 필라 구조체의 물리적/화학적 구성은 반도체 소자의 고집적화, 전력 소모량, 및 동작 속도에 직접적인 영향을 준다.
본 발명 기술적 사상의 실시예에 따른 과제는 고집적화에 유리하고 우수한 전기적 특성을 갖는 반도체 소자를 제공하는데 있다.
본 발명 기술적 사상의 실시예에 따른 반도체 소자는 기판 상의 필라 구조체를 포함한다. 상기 필라 구조체의 측면에 적층 구조체가 배치된다. 상기 적층 구조체는 제1 절연층 및 상기 제1 절연층 상의 제2 절연층을 포함한다. 상기 제1 절연층 및 상기 제2 절연층 사이에 전극 층이 배치된다. 상기 필라 구조체는 가변 저항 층을 포함한다. 상기 가변 저항 층 및 상기 적층 구조체 사이에 채널층이 배치된다. 상기 가변 저항 층 및 상기 채널층 사이에 배치되고 상기 가변 저항 층보다 작은 수직 두께를 갖는 절연 패턴이 제공된다.
본 발명 기술적 사상의 실시예에 따른 반도체 소자는 기판 상의 필라 구조체를 포함한다. 상기 필라 구조체의 측면에 적층 구조체가 배치된다. 상기 적층 구조체는 제1 절연층 및 상기 제1 절연층 상의 제2 절연층을 포함한다. 상기 제1 절연층 및 상기 제2 절연층 사이에 전극 층이 배치된다. 상기 필라 구조체는 가변 저항 층을 포함한다. 상기 가변 저항 층 및 상기 적층 구조체 사이에 채널층이 배치된다. 상기 가변 저항 층 및 상기 채널층 사이에 절연 패턴이 배치된다. 상기 절연 패턴의 적어도 일부분은 상기 제1 절연층 및 상기 제2 절연층 사이에 배치된다. 상기 제1 절연층 및 상기 제2 절연층을 지나는 직선은 상기 절연 패턴과 중첩된다.
본 발명 기술적 사상의 실시예들에 따르면, 채널층 및 가변 저항 층 사이에 절연 패턴이 배치된다. 상기 절연 패턴은 상기 채널층 및 상기 가변 저항 층 사이의 계면에서 발생하는 누설전류를 차단하는 역할을 할 수 있다. 고집적화에 유리하고 우수한 전기적 특성을 갖는 반도체 소자를 구현할 수 있다.
도 1은 본 발명 기술적 사상의 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2는 본 발명 기술적 사상의 실시예에 따른 반도체 소자의 동작 방법을 설명하기 위한 등가 회로도이다.
도 3 내지 도 10은 본 발명 기술적 사상의 실시예에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 2는 본 발명 기술적 사상의 실시예에 따른 반도체 소자의 동작 방법을 설명하기 위한 등가 회로도이다.
도 3 내지 도 10은 본 발명 기술적 사상의 실시예에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 1은 본 발명 기술적 사상의 실시예에 따른 반도체 소자를 설명하기 위한 단면도이고, 도 2는 상기 반도체 소자의 동작 방법을 설명하기 위한 단면도 및 등가 회로도이다. 본 발명 기술적 사상의 실시예에 따른 반도체 소자는 가변 저항 층을 갖는 VNAND와 같은 비-휘발성 메모리를 포함할 수 있다.
도 1을 참조하면, 본 발명 기술적 사상의 실시예에 따른 반도체 소자는 적층 구조체(30) 및 필라 구조체(40)를 포함할 수 있다. 상기 적층 구조체(30)는 번갈아 가며 반복적으로 적층된 다수의 절연층(D11-D14) 및 다수의 전극 층(W11-W13)을 포함할 수 있다. 상기 필라 구조체(40)는 게이트 유전층(42), 채널층(43), 가변 저항 층(44), 코어(45), 및 다수의 절연 패턴(47)을 포함할 수 있다. 일 실시예에서, 상기 필라 구조체(40)는 상기 적층 구조체(30)의 측면에 배치될 수 있다. 상기 필라 구조체(40)는 상기 적층 구조체(30)를 수직하게 관통할 수 있다. 상기 적층 구조체(30)는 상기 필라 구조체(40)의 측면에 배치될 수 있다.
상기 다수의 절연층(D11-D14)은 제1 절연층(D11), 상기 제1 절연층(D11) 상의 제2 절연층(D12), 상기 제2 절연층(D12) 상의 제3 절연층(D13), 및 상기 제3 절연층(D13) 상의 제4 절연층(D14)을 포함할 수 있다. 상기 다수의 절연층(D11-D14)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다. 상기 다수의 전극 층(W11-W13)은 상기 제1 절연층(D11) 및 상기 제2 절연층(D12) 사이의 제1 전극 층(W11), 상기 제2 절연층(D12) 및 상기 제3 절연층(D13) 사이의 제2 전극 층(W12), 그리고 상기 제3 절연층(D13) 및 상기 제4 절연층(D14) 사이의 제3 전극 층(W13)을 포함할 수 있다. 상기 다수의 전극 층(W11-W13)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
상기 코어(45)는 상기 가변 저항 층(44)보다 전기 저항이 큰 물질을 포함할 수 있다. 상기 코어(45)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 상기 가변 저항 층(44)은 상기 코어(45) 및 상기 적층 구조체(30) 사이에 배치될 수 있다. 상기 가변 저항 층(44)은 NiO, CuO, CoO, Fe2O3, HfO, TiO2, Ta2O5, Nb2O5, SrTiO3(STO), SrZrO3, HfO, AlO, SiO, SiN, Lanthanum strontium manganese oxide(LSMO), Lanthanum Calcium Manganese Oxide(LCMO), Praseodymium Calcium Manganese Oxide(PCMO), Praseodymium Lanthanum Calcium Manganese Oxide(PLCMO), Yttrium Barium Copper Oxide(YBCO), Bismuth Strontium Calcium Copper Oxide(BSCCO), Bi:SrTiO3, Cr:SrTiO3, HfSiO, AlSiO, WO, Mott, GeSbTe, C doped GeSbTe, N doped GeSbTe, SnSbTe, GeAsTe, GeSbSe, (GeTe)(Sb2Te3), Zr60Al15Ni25, Fe-Co-B-Si-Nb, 또는 이들의 조합을 포함할 수 있다. 상기 가변 저항 층(44)은 수평 폭보다 수직 두께가 클 수 있다.
상기 채널층(43)은 상기 가변 저항 층(44) 및 상기 적층 구조체(30) 사이에 배치될 수 있다. 상기 채널층(43)은 폴리실리콘과 같은 반도체 층을 포함할 수 있다. 상기 게이트 유전층(42)은 상기 채널층(43) 및 상기 적층 구조체(30) 사이에 배치될 수 있다. 일 실시예에서, 상기 게이트 유전층(42)은 상기 채널층(43) 및 상기 다수의 전극 층(W11-W13) 사이에 개재될 수 있다. 상기 게이트 유전층(42)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다.
상기 필라 구조체(40)는 상기 다수의 절연층(D11-D14) 사이에 돌출될 수 있다. 상기 게이트 유전층(42)은 상기 다수의 전극 층(W11-W13)의 측면들에 접촉될 수 있으며, 상기 게이트 유전층(42)은 상기 다수의 절연층(D11-D14)의 상면들 및 하면들에 접촉될 수 있다. 상기 채널층(43)의 부분들은 상기 다수의 절연층(D11-D14) 사이에 배치될 수 있다. 상기 다수의 절연 패턴(47)은 상기 가변 저항 층(44) 및 상기 채널층(43) 사이에 배치될 수 있다. 상기 다수의 절연 패턴(47)은 상기 가변 저항 층(44)보다 전기 저항이 큰 물질을 포함할 수 있다. 일 실시예에서, 상기 다수의 절연 패턴(47)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
상기 다수의 절연 패턴(47)의 각각은 상기 가변 저항 층(44)보다 작은 수직 두께를 가질 수 있다. 상기 다수의 절연 패턴(47)의 각각은 상기 다수의 절연층(D11-D14) 사이에 정렬될 수 있다. 상기 다수의 절연 패턴(47)의 각각은 상기 다수의 전극 층(W11-W13) 중 대응하는 하나와 상기 가변 저항 층(44) 사이에 정렬될 수 있다. 일 실시예에서, 상기 다수의 절연 패턴(47)의 각각은 상기 다수의 전극 층(W11-W13) 중 인접한 하나보다 작은 수직 두께를 가질 수 있다. 상기 다수의 절연 패턴(47)의 부분들은 상기 다수의 절연층(D11-D14) 사이에 배치될 수 있다. 일 실시예에서, 상기 제2 절연층(D12) 및 상기 제3 절연층(D13)을 지나는 직선(L1)은 상기 다수의 절연 패턴(47) 중 대응하는 하나와 중첩될 수 있다.
도 2를 참조하면, 상기 제1 내지 제3 전극 층(W11, W12, W13) 및 상기 필라 구조체(40)의 교차 영역들에 제1 내지 제3 메모리 셀(C1, C2, C3)이 구성될 수 있다. 상기 제1 내지 제3 전극 층(W11, W12, W13)의 각각은 게이트 전극의 역할을 할 수 있다. 상기 가변 저항 층(44)은 상기 제1 내지 제3 전극 층(W11, W12, W13)에 인접한 곳에 대응하는 다수의 가변 저항(R)을 보일 수 있다.
일 실시예에서, 상기 제1 전극 층(W11) 및 상기 제3 전극 층(W13)의 각각에 문턱 전압보다 높은 제1 전압을 인가하고, 상기 제2 전극 층(W12)에 문턱 전압보다 낮은 제2 전압을 인가하거나 상기 제2 전극 층(W12)을 접지하여 상기 제2 메모리 셀(C2)이 선택될 수 있다. 상기 채널층(43)의 양단들에 쓰기 전류가 인가될 수 있다. 상기 쓰기 전류는 상기 제1 전극 층(W11)에 인접한 채널층(43), 상기 제2 전극 층(W12)에 인접한 가변 저항 층(44), 및 상기 제3 전극 층(W13)에 인접한 채널층(43)을 통하여 흐를 수 있다. 상기 쓰기 전류에 의하여 상기 제2 전극 층(W12)에 인접한 가변 저항 층(44)은 저 저항 상태 또는 고 저항 상태로 변환될 수 있다. 상기 채널층(43)의 양단들에 읽기 전류가 인가될 수 있다. 상기 읽기 전류는 상기 제1 전극 층(W11)에 인접한 채널층(43), 상기 제2 전극 층(W12)에 인접한 가변 저항 층(44), 및 상기 제3 전극 층(W13)에 인접한 채널층(43)을 통하여 흐를 수 있다. 상기 읽기 전류에 의하여 상기 제2 메모리 셀(C2)의 데이터를 판독할 수 있다.
상기 다수의 절연 패턴(47)은 상기 채널층(43) 및 상기 가변 저항 층(44) 사이의 계면을 통하여 흐르는 기생 전류의 경로를 차단하는 역할을 할 수 있다.
도 3 내지 도 10은 본 발명 기술적 사상의 실시예에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 3을 참조하면, 필라 구조체(40) 및 다수의 절연층(D11-D14) 사이에 몰드 층(48)이 배치될 수 있다. 상기 몰드 층(48)은 상기 다수의 절연층(D11-D14)과 다른 물질을 포함할 수 있다. 상기 몰드 층(48)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 다수의 절연층(D11-D14)은 실리콘 산화물을 포함할 수 있으며, 상기 몰드 층(48)은 실리콘 질화물을 포함할 수 있다.
일 실시예에서, 상기 몰드 층(48)은 제1 절연층(D11) 및 채널층(43) 사이와 제2 절연층(D12) 및 상기 채널층(43) 사이에 배치될 수 있다. 상기 몰드 층(48)은 제1 전극 층(W11)의 측면에 직접적으로 접촉될 수 있다. 상기 몰드 층(48) 및 상기 채널층(43) 사이와 상기 제1 전극 층(W11) 및 상기 채널층(43) 사이에 게이트 유전층(42)이 개재될 수 있다.
도 4를 참조하면, 필라 구조체(40)는 다수의 전극 층(W11-W13) 내에 연장될 수 있다. 예를들면, 상기 필라 구조체(40)는 상기 제1 전극 층(W11) 내에 연장될 수 있다. 상기 제1 전극 층(W11)은 제1 절연층(D11) 및 채널층(43) 사이와 제2 절연층(D12) 및 상기 채널층(43) 사이에 연장될 수 있다. 상기 제1 전극 층(W11) 및 상기 채널층(43) 사이에 게이트 유전층(42)이 개재될 수 있다.
도 5를 참조하면, 필라 구조체(40)는 다수의 절연층(D11-D14) 사이에 돌출될 수 있다. 절연 패턴(47)은 가변 저항 층(44) 및 채널층(43) 사이에 배치될 수 있다. 상기 절연 패턴(47)의 부분들은 상기 다수의 절연층(D11-D14) 사이에 배치될 수 있다. 일 실시예에서, 제2 절연층(D12) 및 제3 절연층(D13)을 지나는 직선(L1)은 상기 절연 패턴(47)과 중첩될 수 있다.
상기 가변 저항 층(44)의 부분들은 상기 다수의 절연층(D11-D14) 사이에 배치될 수 있다. 일 실시예에서, 상기 제2 절연층(D12) 및 상기 제3 절연층(D13)을 지나는 상기 직선(L1)은 상기 가변 저항 층(44)과 중첩될 수 있다.
도 6을 참조하면, 필라 구조체(40) 및 다수의 절연층(D11-D14) 사이에 몰드 층(48)이 배치될 수 있다. 절연 패턴(47)은 가변 저항 층(44) 및 채널층(43) 사이에 배치될 수 있다.
도 7을 참조하면, 필라 구조체(40)는 다수의 전극 층(W11-W13) 내에 연장될 수 있다.
도 8을 참조하면, 적층 구조체(30)는 필라 구조체(40)의 측면에 배치될 수 있다. 절연 패턴(47)은 가변 저항 층(44) 및 채널층(43) 사이에 배치될 수 있다.
도 9를 참조하면, 본 발명 기술적 사상의 실시예에 따른 반도체 소자는 기판(21), 수평 도전층(25), 연결 도전층(26), 지지대(27), 적층 구조체(30), 필라 구조체(40), 층간 절연층(53), 비트 패드(62), 비트 플러그(63), 비트 라인(67)을 포함할 수 있다. 상기 적층 구조체(30)는 번갈아 가며 반복적으로 적층된 다수의 절연층(D1-Dn) 및 다수의 전극 층(W1-Wn)을 포함할 수 있다. 상기 필라 구조체(40)는 게이트 유전층(42), 채널층(43), 가변 저항 층(44), 코어(45), 및 절연 패턴(47)을 포함할 수 있다. 상기 적층 구조체(30) 및 상기 필라 구조체(40)는 도 1 내지 도 8을 참조하여 설명한 것과 유사한 구성을 포함할 수 있다. 이하에서는 차이점만 간략하게 설명하기로 한다.
상기 기판(21)은 실리콘 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 수평 도전층(25)은 상기 기판(21) 상에 배치될 수 있다. 상기 수평 도전층(25)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 일 실시예에서, 상기 수평 도전층(25)은 소스 라인의 역할을 할 수 있다. 상기 수평 도전층(25)은 상기 기판(21) 내에 N형 또는 P형 불순물들을 주입하여 형성될 수 있다. 일 실시예에서, 상기 기판(21)은 P형 불순물들을 포함할 수 있으며, 상기 수평 도전층(25)은 N형 불순물들을 포함할 수 있다.
상기 지지대(27)는 상기 수평 도전층(25) 상에 배치될 수 있다. 상기 연결 도전층(26)은 상기 지지대(27) 및 상기 수평 도전층(25) 사이에 배치될 수 있다. 상기 연결 도전층(26)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 상기 지지대(27)는 폴리실리콘을 포함할 수 있다.
상기 적층 구조체(30)는 상기 지지대(27) 상에 배치될 수 있다. 상기 필라 구조체(40)는 상기 적층 구조체(30) 및 상기 지지대(27)를 수직하게 관통하여 상기 수평 도전층(25) 내에 연장될 수 있다. 상기 연결 도전층(26)은 상기 게이트 유전층(42)을 관통하여 상기 채널층(43)의 측면에 직접적으로 접촉될 수 있다. 상기 비트 패드(62)는 상기 필라 구조체(40) 상에 배치될 수 있다. 상기 비트 패드(62)는 상기 채널층(43)에 접촉될 수 있다. 상기 층간 절연층(53)은 상기 적층 구조체(30) 및 상기 비트 패드(62) 상을 덮을 수 있다. 상기 층간 절연층(53)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다.
상기 비트 플러그(63)는 상기 층간 절연층(53)을 관통하여 상기 비트 패드(62)에 접촉될 수 있다. 상기 비트 라인(67)은 상기 층간 절연층(53) 상에 배치될 수 있다. 상기 비트 라인(67)은 상기 비트 플러그(63) 상에 접촉될 수 있다. 상기 비트 패드(62), 상기 비트 플러그(63), 및 상기 비트 라인(67)의 각각은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
도 10을 참조하면, 본 발명 기술적 사상의 실시예에 따른 반도체 소자는 기판(21), 제1 층간 절연층(23), 적층 구조체(30), 필라 구조체(40), 제2 층간 절연층(52), 제3 층간 절연층(54), 제4 층간 절연층(55), 제5 층간 절연층(56), 소스 플러그(62), 비트 플러그(63), 소스 라인(65), 및 비트 라인(67)을 포함할 수 있다. 상기 적층 구조체(30) 및 상기 필라 구조체(40)는 도 1 내지 도 8을 참조하여 설명한 것과 유사한 구성을 포함할 수 있다. 이하에서는 차이점만 간략하게 설명하기로 한다.
상기 제1 층간 절연층(23), 상기 제2 층간 절연층(52), 상기 제3 층간 절연층(54), 상기 제4 층간 절연층(55), 및 상기 제5 층간 절연층(56)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다. 상기 제1 층간 절연층(23)은 상기 기판(21) 상을 덮을 수 있다. 상기 제1 층간 절연층(23) 상에 상기 적층 구조체(30) 및 상기 필라 구조체(40)가 배치될 수 있다. 상기 필라 구조체(40)는 제1 전극 층(W1) 내에 연장될 수 있다.
상기 제2 층간 절연층(52)은 상기 적층 구조체(30) 상에 배치될 수 있다. 상기 제3 층간 절연층(54)은 상기 제2 층간 절연층(52) 및 상기 적층 구조체(30) 상을 덮을 수 있다. 상기 소스 플러그(62)는 상기 제3 층간 절연층(54)을 관통하여 채널층(43)의 일단에 접속될 수 있다. 상기 제4 층간 절연층(55)은 상기 제3 층간 절연층(54) 상에 배치될 수 있다. 상기 제4 층간 절연층(55) 내에 상기 소스 플러그(62)에 접촉된 상기 소스 라인(65)이 배치될 수 있다.
상기 제5 층간 절연층(56)은 상기 제4 층간 절연층(55) 및 상기 소스 라인(65) 상을 덮을 수 있다. 상기 비트 플러그(63)는 상기 제5 층간 절연층(56), 상기 제4 층간 절연층(55), 및 상기 제3 층간 절연층(54)을 관통하여 상기 채널층(43)의 다른 일단에 접속될 수 있다. 상기 비트 라인(67)은 상기 제5 층간 절연층(56) 상에 배치될 수 있다. 상기 비트 라인(67)은 상기 비트 플러그(63) 상에 접촉될 수 있다. 상기 소스 플러그(62), 상기 비트 플러그(63), 상기 소스 라인(65), 및 상기 비트 라인(67)의 각각은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
21: 기판
23, 52, 53, 54, 55, 56: 층간 절연층
25: 수평 도전층
26: 연결 도전층
27: 지지대
30: 적층 구조체
D1-Dn: 절연층
W1-Wn: 전극 층
40: 필라 구조체
42: 게이트 유전층
43: 채널층
44: 가변 저항 층
45: 코어
47: 절연 패턴
48: 몰드 층
61: 소스 플러그
62: 비트 패드
63: 비트 플러그
65: 소스 라인
67: 비트 라인
23, 52, 53, 54, 55, 56: 층간 절연층
25: 수평 도전층
26: 연결 도전층
27: 지지대
30: 적층 구조체
D1-Dn: 절연층
W1-Wn: 전극 층
40: 필라 구조체
42: 게이트 유전층
43: 채널층
44: 가변 저항 층
45: 코어
47: 절연 패턴
48: 몰드 층
61: 소스 플러그
62: 비트 패드
63: 비트 플러그
65: 소스 라인
67: 비트 라인
Claims (10)
- 기판 상의 필라 구조체; 및
상기 필라 구조체의 측면에 배치된 적층 구조체를 포함하되,
상기 적층 구조체는
제1 절연층;
상기 제1 절연층 상의 제2 절연층; 및
상기 제1 절연층 및 상기 제2 절연층 사이의 전극 층을 포함하고,
상기 필라 구조체는
가변 저항 층;
상기 가변 저항 층 및 상기 적층 구조체 사이의 채널층; 및
상기 가변 저항 층 및 상기 채널층 사이에 배치되고 상기 가변 저항 층보다 작은 수직 두께를 갖는 절연 패턴을 포함하는 반도체 소자. - 제1 항에 있어서,
상기 절연 패턴은 상기 가변 저항 층보다 전기 저항이 큰 물질을 포함하는 반도체 소자. - 제1 항에 있어서,
상기 절연 패턴은 상기 전극 층 및 상기 가변 저항 층 사이에 정렬되고,
상기 절연 패턴은 상기 제1 절연층 및 상기 제2 절연층 사이에 정렬된 반도체 소자. - 제1 항에 있어서,
상기 절연 패턴은 상기 전극 층보다 작은 수직 두께를 갖는 반도체 소자. - 제1 항에 있어서,
상기 절연 패턴의 적어도 일부분은 상기 제1 절연층 및 상기 제2 절연층 사이에 배치되고,
상기 제1 절연층 및 상기 제2 절연층을 지나는 직선은 상기 절연 패턴과 중첩되는 반도체 소자. - 제1 항에 있어서,
상기 제1 절연층 및 상기 필라 구조체 사이에 상기 제1 절연층과 다른 물질을 갖는 몰드 층을 더 포함하되,
상기 몰드 층은 상기 전극 층에 접촉된 반도체 소자. - 제1 항에 있어서,
상기 필라 구조체는 상기 전극 층 내에 연장된 반도체 소자. - 제1 항에 있어서,
상기 가변 저항 층은 NiO, CuO, CoO, Fe2O3, HfO, TiO2, Ta2O5, Nb2O5, SrTiO3(STO), SrZrO3, HfO, AlO, SiO, SiN, Lanthanum strontium manganese oxide (LSMO), Lanthanum Calcium Manganese Oxide (LCMO), Praseodymium Calcium Manganese Oxide (PCMO), Praseodymium Lanthanum Calcium Manganese Oxide (PLCMO), Yttrium Barium Copper Oxide (YBCO), Bismuth Strontium Calcium Copper Oxide (BSCCO), Bi:SrTiO3, Cr:SrTiO3, HfSiO, AlSiO, WO, Mott, GeSbTe, C doped GeSbTe, N doped GeSbTe, SnSbTe, GeAsTe, GeSbSe, (GeTe)(Sb2Te3), Zr60Al15Ni25, Fe-Co-B-Si-Nb, 또는 이들의 조합을 포함하는 반도체 소자. - 제1 항에 있어서,
상기 채널층은 폴리실리콘을 포함하는 반도체 소자. - 기판 상의 필라 구조체; 및
상기 필라 구조체의 측면에 배치된 적층 구조체를 포함하되,
상기 적층 구조체는
제1 절연층;
상기 제1 절연층 상의 제2 절연층; 및
상기 제1 절연층 및 상기 제2 절연층 사이의 전극 층을 포함하고,
상기 필라 구조체는
가변 저항 층;
상기 가변 저항 층 및 상기 적층 구조체 사이의 채널층; 및
상기 가변 저항 층 및 상기 채널층 사이에 배치된 절연 패턴을 포함하되,
상기 절연 패턴의 적어도 일부분은 상기 제1 절연층 및 상기 제2 절연층 사이에 배치되고,
상기 제1 절연층 및 상기 제2 절연층을 지나는 직선은 상기 절연 패턴과 중첩되는 반도체 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200014310A KR20210100388A (ko) | 2020-02-06 | 2020-02-06 | 절연 패턴 및 가변 저항 층을 갖는 반도체 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200014310A KR20210100388A (ko) | 2020-02-06 | 2020-02-06 | 절연 패턴 및 가변 저항 층을 갖는 반도체 소자 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20210100388A true KR20210100388A (ko) | 2021-08-17 |
Family
ID=77466274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200014310A KR20210100388A (ko) | 2020-02-06 | 2020-02-06 | 절연 패턴 및 가변 저항 층을 갖는 반도체 소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20210100388A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230036734A (ko) | 2021-09-08 | 2023-03-15 | 충북대학교 산학협력단 | 플래시 메모리, 플래시 메모리의 이레이즈 구동 장치 및 그의 구동 방법 |
| KR20230051970A (ko) | 2021-10-12 | 2023-04-19 | 충북대학교 산학협력단 | 3차원 플래시 메모리 구동 방법 |
| KR20230135290A (ko) | 2022-03-16 | 2023-09-25 | 충북대학교 산학협력단 | 3차원 플래시 메모리 및 그의 구동 방법 |
-
2020
- 2020-02-06 KR KR1020200014310A patent/KR20210100388A/ko unknown
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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