KR20230135290A - 3차원 플래시 메모리 및 그의 구동 방법 - Google Patents
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Abstract
본 발명에 따른 3차원 메모리는 기판층, 상기 기판층 위에 수직으로 형성된 적층 구조체, 상기 적층 구조체 내부에 구비된 플러그 메탈, 및 상기 기판층을 관통하여 상기 플로그 메탈에 연결되는 메탈 필러 전극을 포함한다. 이에 의하면, 3차원 플래시 메모리의 프로그램 및 이레이즈 과정에서 손상된 터널링 옥사이드의 손상을 회복시키는 전열 어닐링(electro-thermal annealing)을 통해 플래시 메모리의 수명을 연장시킬 수 있게 된다.
Description
본 발명은 3차원 플래시 메모리 및 그의 구동 방법에 관한 것으로, 더욱 상세하게는 높은 집적도의 3차원 플래시 메모리의 수명을 연장할 수 있는 3차원 플래시 메모리 및 그의 구동 방법에 관한 것이다.
2000년대 이후, 모바일 전자기기의 수요 급증으로 플래시 메모리 반도체의 소요가 꾸준히 증가하고 있으며, 최근 언택트 상황으로 인해 이러한 경향은 더욱 가속화되고 있다. 플래시 메모리 셀을 구성하고 있는 플래시 메모리 소자는 Charge Trap Layer(CTL)라는 전하 저장층을 지니고 있는 것이 주요 특징이며, 이 CTL내에 전자(Electron)를 트래핑(Trapping)하거나 디트래핑(De-trapping)하여 데이터를 저장 및 삭제하는 것을 기본적인 동작메커니즘으로 갖는다. 오랜 기간동안 플래시 메모리 소자는 2-D 구조를 지니는 평면형(Planar type)으로 양산되어 왔으나, 집적도를 더 향상시키고 Bit-cost를 최소화하기 위하여 3-D 구조인 Gate-All-Around(GAA)로 발전했다. 이에 따라, 현재 모바일 및 대용량 저장소(Storage)에 적용되는 제품군의 대부분은 3-D 구조의 V-NAND 플래시 메모리 구조를 채택하고 있다.
이러한 3-D V-NAND 플래시 메모리 소자는 2-D 구조와는 다른 두 가지 주요 특징을 지니고 있다. 첫째, 2-D 구조가 싱글 크리스탈 채널(single-crystal channel)을 지닌 것 달리, 3-D V-NAND에서는 채널을 증착(deposition)해야 하는 특성상 Poly-Silicon channel을 채택하고 있다. 하지만, 이와 같은 소재의 차이로 인한 성능 저하는 주변회로(Peripheral Circuit)의 꾸준한 개선으로 인하여 그다지 크지 않다. 둘째, 2-D 구조에서는 기판내에 buried oxide layer가 존재하지 않는 반면, 3-D 구조에서는 Macaroni oxide라는 Silicon-on-insulator(SOI) 형태의 절연층을 포함하고 있다. 이러한 구조적 차이로 인하여, 2-D 구조에서는 Block erase가 기판의 Back biasing을 통해 간단하게 이루어질 수 있는 반면, 3-D 구조에서는 Block erase가 Back biasing이 아닌, Bit-line의 전압인가를 통해 이루어 지고 있다. 예를 들어, 드레인(Drain)에 15V 이상의 높은 전압을 가하는 GIDL(Gate-induced-Drain-leakage) 방식이 있다. 하지만 V-NAND 의 적층되는 스택(Stack)의 수가 점점 더 증가함에 따라, 함께 증가하는 채널의 저항으로 인하여, GIDL 방식의 Erase방법은 홀(Hole)의 채널 Injection효율을 저하시키는 결과를 초래한다. 따라서, 위와 같은 Bit-line에 전압인가를 통한 3D V-NAND의 이레이즈(Erase) 속도를 개선하기에는 여러가지 한계가 존재한다.
이와 같은 플래시 메모리의 이레이즈 속도의 한계를 극복하고자, (1)게이트 절연막에 Bandgap Engineering기술을 적용하여, 이레이즈 속도를 개선하고 있으며, 그 예로는 2007년도 Tzu-Hsuan Hsu et al.이 Macronix Inc.에서 발표한 BE-ONO기술이 있다. 그리고, Tzu-Hsuan Hsu et al.과 Dae-Chul Ahn et al.은 플래시 메모리 셀에 인위적으로 고온의 열을 발생시켜, 전자의 Thermal Excitation 을 통한 고속 이레이즈 구동방법을 제시하였다. 하지만, 종래의 방식은 구동과정이 복잡하고, 셀 간 열간섭(Thermal interference), 소재의 손상 등 잠재적인 우려들이 많아, 아직까지는 양산까지 이루어진 예가 없다.
본 발명의 목적은 3차원 플래시 메모리의 프로그램(program) 및 이레이즈(erase) 과정에서 손상된 터널링 옥사이드의 손상을 회복시킬 수 있는 구조를 갖는 3차원 플래시 메모리 및 그의 그동 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 3차원 플래시 메모리는 기판층; 상기 기판층 위에 수직으로 형성된 적층 구조체; 상기 적층 구조체 내부에 구비된 플러그 메탈; 및 상기 기판층을 관통하여 상기 플로그 메탈에 연결되는 메탈 필러 전극;을 포함한다.
그리고, 상기 적층 구조체는 교번적으로 배치된 워드라인층 및 ILD층을 포함할 수 있다.
또한, 상기 기판층은, 기판; 상기 기판 위에 형성된 SiO2 절연층; 및 상기 SiO2 절연층 상에 형성된 폴리실리콘 소스층;을 포함할 수 있다.
그리고, 상기 적층 구조체는 상기 플러그 메탈을 둘러싸는 O/N/O층을 내부에 포함할 수 있다.
또한, 상기 메탈 필러 전극에 전류를 공급하여 상기 플러그 메탈에 발열을 유도하는 써멀 어닐링부;를 더 포함할 수 있다.
그리고, 상기 적층 구조체 내부에 구비된 O/N/O층 내의 터널링 옥사이드(tunneling oxide)층에 손상이 발생하는지를 모니터링하는 모니터부;를 더 포함할 수 있다.
또한, 상기 모니터부는 게이트 전압에 따른 드레인 전류에 기초하여 상기 터널링 옥사이드(tunneling oxide)층에 손상이 발생하는지를 모니터링할 수 있다.
한편, 상기 목적을 달성하기 위한 본 발명에 따른 3차원 플래시 메모리 구동 방법은, 플러그 메탈이 형성된 적층 구조체 및 상기 플러그 메탈에 연결되는 메탈 필러 전극을 포함하는 3차원 플래시 메모리의 구동 방법으로, 3차원 플래시 메모리 셀에 데이터를 기록하는 단계; 상기 3차원 플래시 메모리 셀에 기록된 상기 데이터를 삭제하는 단계; 상기 3차원 플래시 메모리 셀 내의 O/N/O층에 손상이 발생하는지를 모니터링하는 단계; 및 상기 O/N/O층에 손상이 발생하면, 상기 메탈 필러 전극에 전류를 인가하여 상기 플러그 메탈에 발열을 유도하는 단계;를 포함한다.
그리고, 상기 모니터링하는 단계는 기설정된 시간이 경과할 때마다 상기 O/N/O층 내의 터널링 옥사이드(tunneling oxide)층에 손상이 발생하는지를 모니터링할 수 있다.
또한, 상기 모니터링하는 단계는, 게이트 전압에 따른 드레인 전류에 기초하여 상기 O/N/O층 내의 터널링 옥사이드(tunneling oxide)층에 손상이 발생하는지를 모니터링할 수 있다.
그리고, 상기 발열에 의하여 상기 O/N/O층의 손상이 회복되었는지를 판단하는 단계; 및 상기 O/N/O층의 손상이 회복된 경우, 상기 기록하는 단계를 재개할 수 있다.
또한, 상기 O/N/O층의 손상이 회복되지 않은 경우, 상기 기록하는 단계를 재개하지 않고, 상기 발열을 유도하는 단계를 재실행할 수 있다.
상기 적층 구조체는 기판층 위에 수직으로 형성되고, 상기 플러그 메탈은 상기 적층 구조체 내부에 구비되며, 상기 메탈 필러 전극은 상기 기판층을 관통하여 상기 플러그 메탈에 연결될 수 있다.
또한, 상기 기판층은, 기판; 상기 기판 위에 형성된 SiO2 절연층; 및 상기 SiO2 절연층 상에 형성된 폴리실리콘 소스층;을 포함할 수 있다.
그리고, 상기 O/N/O층은 상기 플러그 메탈을 둘러싸는 형태로 배치될 수 있다.
본 발명에 따른 3차원 플래시 메모리 및 그의 그동 방법에 의하면, 3차원 플래시 메모리의 프로그램 및 이레이즈 과정에서 손상된 터널링 옥사이드의 손상을 회복시키는 일렉트로 써멀 어닐링(electro-thermal annealing)을 통해 플래시 메모리의 수명을 연장시킬 수 있게 된다.
도 1은 본 발명에 따른 3차원 플래시 메모리의 셀 내에 존재하는 다수의 스트링 중 하나의 스트링의 사시도이다.
도 2는 본 발명에 따른 3차원 플래시 메모리의 단면도이다.
도 3a 내지 3f는 본 발명에 따른 3차원 플래시 메모리의 제조 공정을 나타낸다.
도 4a 및 4b는 메탈 필러 전극이 없는 경우의 써멀 어닐링에 따른 온도 분포를 도시한다.
도 5a 및 5b는 본 발명에 따른 3차원 플래시 메모리의 써멀 어닐링에 따른 온도 분포를 도시한다.
도 6은 본 발명에 따른 3차원 플래시 메모리의 써멀 어닐링 수행시, 기판층에 존재하는 SiO2 절연층의 두께에 따른 온도 분포를 나타내는 그래프이다.
도 7은 본 발명에 따른 3차원 플래시 메모리 구동 방법을 나타내는 흐름도이다.
도 2는 본 발명에 따른 3차원 플래시 메모리의 단면도이다.
도 3a 내지 3f는 본 발명에 따른 3차원 플래시 메모리의 제조 공정을 나타낸다.
도 4a 및 4b는 메탈 필러 전극이 없는 경우의 써멀 어닐링에 따른 온도 분포를 도시한다.
도 5a 및 5b는 본 발명에 따른 3차원 플래시 메모리의 써멀 어닐링에 따른 온도 분포를 도시한다.
도 6은 본 발명에 따른 3차원 플래시 메모리의 써멀 어닐링 수행시, 기판층에 존재하는 SiO2 절연층의 두께에 따른 온도 분포를 나타내는 그래프이다.
도 7은 본 발명에 따른 3차원 플래시 메모리 구동 방법을 나타내는 흐름도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
이하, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세하게 설명하도록 한다.
도 1은 본 발명에 따른 3차원 플래시 메모리의 셀 내에 존재하는 다수의 스트링 중 하나의 스트링의 사시도이다. 도 1에 도시된 바와 같이, 3차원 플래시 메모리(100)는 다수의 IDL층(inter-layer dielectric layer)(130-a)와 다수의 워드라인(word line)(130-b)이 교번적으로 적층되어 있다. 여기서, n은 1 이상의 자연수이고, IDL층(130-na)와 워드라인(130-na)의 개수는 서로 다를 수 있고, 필요에 따라 다양하게 설정될 수 있다(예: 워드라인의 개수는 128개).
3차원 플래시 메모리(100)에서 하나의 스트링(string)은 여러 개(예: 128개)의 NMOS가 직렬로 연결되어 있는 구성을 취할 수 있으며, 이러한 구성이 도 1에 도시된 바와 같이 수직으로 적층되어 있다. 그리고 각 스트링의 가장 끝단에 위치한 전극이 각각 소스(source)와 드레인(drain)(비트라인(bit-line)에 해당) 전극으로 동작하게 된다.
도 1에 도시된 바와 같은 수직 적층형 3차원 플래시 메모리(100)에 데이터를 기록(write)할 때에는 워드라인에 양의 전압을 인가하고, 소스와 드레인(비트라인)은 0V로 유지한다. 그리고, 데이터를 삭제(erase)할 때에는 드레인(비트라인)에 양의 전압을 인가하고, 워드라인과 소스는 0V로 유지한다.
도 2는 본 발명에 따른 3차원 플래시 메모리의 단면도를 도시한다. 도 2에 도시된 바와 같이, 본 발명에 다른 3차원 플래시 메모리는 기판층(110) 위에 교번적으로 적층된 워드라인층과 ILD층을 포함한다. 기판층(110)은 기판(111), SiO2 절연층(112) 및 폴리실리콘 소스층(113)이 하부에서 상부로 적층된 구조로 이루어질 수 있다.
워드라인층과 ILD층 내부에는 기판층(110)에 수직인 방향으로 관통하는 플러그 메탈(160)이 구비되며, 플러그 메탈(160)의 내측으로는 옥사이드층(170)이 구비되고, 플러그 메탈(160)의 주변(측면 및 상측)을 마카로니층(150)이 둘러싼다. 그리고, 폴리실리콘층(140)이 마카로니층(150)을 둘러싸고 있으며, 폴리실리콘층(140)을 전하저장층(180)이 둘러싸고 있는 형태로 구성된다. 전하저장층(180)은 터널링 옥사이드층(tunneling oxide layer, O층)(183)/전하포획층(charge trap layer, N층)(182)/블로킹 옥사이드층(blocking oxide layer, O층)(181)으로 이루어진다. 이때, 데이터를 기록할 때에는 N층인 전하포획층에 전자가 저장되고, 데이터를 삭제할 때에는 N층인 전화포획층에서 전자가 제거되는 원리로 동작하게 된다.
하지만, 데이터의 기록과 삭제를 반복하는 과정에서, 터널링 옥사이드층에 인터페이스 트랩(interface trap)과 벌크 트랩(bulk trap)의 생성으로 셀의 신뢰성 저하가 발생한다. 구체적으로, 트랩의 발생은 ①데이터의 저장가능한 시간을 감소시키고, ②셀의 사용회수를 감소시키며, ③셀에 저장된 데이터의 상태를 왜곡시키는 등 메모리 성능저하에 치명적인 원인으로 작용한다.
이를 해결하기 위하여, 본 발명에 따른 3차원 플래시 메모리(100)는 중심을 관통하는 플러그 메탈(160)에 전기적으로 연결되는 금속전극인 메탈 필러 전극(115)이 구비된다. 메탈 필러 전극(115)에 전기 신호가 인가되면, 플러그 메탈(160)에 전류가 흘러 스트링 내부에서 발열이 발생하게 된다.
즉, 본 발명에 따른 3차원 플래시 메모리는 터널링 옥사이드층에 발생하는 트랩으로 인한 셀의 성능저하를 방지하기 위하여, 메탈 필러 전극(115)을 통해 플러그 메탈(160)에 전류를 인가하여 인위적으로 발열을 유도함으로써, 손상된 터널링 옥사이드층을 써멀 어닐링(thermal annealing)(혹은 전열 어닐링(electro-thermal annealing)하여 성능을 회복시키는 방법을 통해 셀의 신뢰성을 향상시킨다.
한편, 도 1 및 2에 도시된 3차원 플래시 메모리의 구조는 일 실시예에 불과하고, 메탈 필러 전극(115)을 통해 플러그 메탈(160)에 전류를 인가하여 인위적으로 발열을 유도함으로써, 손상된 터널링 옥사이드층에 열이 전달될 수 있는 구조이면 족하다.
도 3a 내지 3f는 본 발명에 따른 3차원 플래시 메모리의 제조 공정을 순서대로 도시한다.
먼저, 기판(111) 위에 SiO2 절연층(112) 및 폴리실리콘 소스층(113)을 증착한다. 기판(111)은 실리콘 기판으로, p형 도펀트로 도핑된 p형 실리콘 기판 또는 n형 도펀트로 도핑된 n형 실리콘 기판일 수 있다. 각 도펀트의 도핑 농도는 소자 특성에 따라 상이할 수 있다. 나아가, 기판(111)이 p형 실리콘 기판일 경우 고농도의 n형 도핑인 n+로 도핑되거나, 기판(210)이 n형 실리콘 기판일 경우 고농도의 p형 도핑인 p+로 도핑된 공통 소스 라인(common source line, CSL)이 형성될 수 있다. 이때, BE-ONO 구조가 적용되어, ONONO 형태의 게이트 절연막 스택이 형성될 수 있으나, 이해의 편의를 위하여 도면에 도시하지는 않았다.
그리고, 기판(111), SiO2 절연층(112) 및 폴리실리콘 소스층(113)을 드라이 에칭(dry etching)하여 홀을 형성한 뒤, 전도성 소재(예: 금속)를 증착하여 기판(111), SiO2 절연층(112) 및 폴리실리콘 소스층(113)를 관통하는 메탈 필러 전극(115)을 형성한다. 메탈 필러 전극(115)은 기판(111), SiO2 절연층(112) 및 폴리실리콘 소스층(113)의 적층 방향으로 연장된다. 이후, 제1 레이어(114-1)와 제2 레이어(114-2)를 교번적으로 증착한다. 제1 레이어(114-1)는 SiO2로 이루어지고, 제2 레이어(114-2)를는 Si3N4로 이루어질 수 있지만, 이에 한정되지 않는다.
이후, 폴리실리콘 소스층(113) 위에 형성된 적층 구조체에 홀을 형성한다. 홀은 적층 구조체를 드라이 에칭(dry etching)하는 방식으로 형성될 수 있지만, 그 외 다양한 식각 공정을 통해 형성되어도 무방하다. 홀이 형성되면, 도 3b에 도시된 바와 같이, 폴리 실리콘 채널층(140), 마카로니층(150), 플러그 메탈(160), 옥사이드층(170)을 증착하여 플래시 메모리 스트링을 형성한다.
그 다음, 도 3c 및 3d에 도시된 바와 같이, 제2 레이어(114-2)를 선택적으로 제거한다. 제2 레이어(114-2)가 선택적으로 제거되면, 도 3e에 도시된 바와 같이, 제거된 영역에 전하저장층(180)을 증착한다. 전하저장층(180)은 터널링 옥사이드층(183)/전하포획층(182)/블로킹 옥사이드층(181)으로 이루어지며(O/N/O층), 터널링 옥사이드층(183)과 블로킹 옥사이드층(181)은 SiO2, 전하포획층(182)은 Si3N4으로 이루어질 수 있지만, 이에 한정되지 않는다.
마지막으로, 도 3f에 도시된 바와 같이, 워드라인 금속(190)을 증착함으로써 플래시 메모리 구조가 완성된다.
도 4a 및 4b는 메탈 필러 전극이 없는 경우의 써멀 어닐링에 따른 온도 분포를 도시한다. 먼저, 제5층에 위치하는 워드라인의 한쪽 면에 4.5mA의 전류를 흘려주고, 반대편의 워드라인에는 0V를 인가했을 때, 온도 분포는 전류를 인가한 제5층 워드라인 부근에서 769℃로 가장 높았으며, 이외의 층에서는 낮은 온도 분포가 발생했다. 셀 전체에 대하여 써멀 어닐링을 수행하려면, 각 층의 워드라인에 대하여 전류/전압 제어가 반복해서 이루어져야 하기 때문에, 구동 방법이 복잡해진다는 단점이 있었다.
하지만, 본 발명에 따른 3차원 플래시 메모리(100)는 플러그 메탈(160)에 연결된 메탈 필러 전극(115)을 가지며, 메탈 필러 전극(115)에 대한 전류 제어만으로 셀 전체층에 대한 써멀 어닐링을 한번에 수행할 수 있게 된다.
도 5a 및 5b는 본 발명에 따른 3차원 플래시 메모리의 써멀 어닐링에 따른 온도 분포를 도시한다.
기판층(110)을 관통하는 메탈 필러 전극(115)은 2개의 전극으로 이루어지고, 제1 전극에 대하여 4.5mA의 전류를 인가하고, 제2 전극에 대하여 0V의 전압을 인가하면, 스트링 내의 모든 셀에서 600℃ 이상의 균일한 온도 분포를 보였다.
이를 통해, 메탈 필러 전극(115)에 대한 전류/전압 제어를 통하여 단시간에 모든 층에 존재하는 터널링 옥사이드의 복구가 가능해짐을 알 수 있었다. 즉, 각 층의 워드라인에 대한 전류/전압 제어보다 월등히 뛰어난 효과를 가짐을 증명할 수 있었다.
도 6은 본 발명에 따른 3차원 플래시 메모리의 써멀 어닐링 수행시, 기판층에 존재하는 SiO2 절연층의 두께에 따른 온도 분포를 나타내는 그래프이다.
도 6의 그래프와 같이, 동일한 전류 4.5mA를 인가했을 때, SiO2 절연층(112)의 두께가 20nm일 때에는 온도 범위가 318∼418℃로, 두께가 30nm일 때에는 온도 범위가 452∼569℃로, 40nm일 때는 594∼724℃로 나타났다.
이를 통해, 기판층(110)을 단일 기판만으로 사용하는 것보다, SiO2 절연층(112)을 구비하는 것이 효과적이며, 나아가, SiO2 절연층(112)의 두께 조절을 통해서 소자의 온도나 소비전력 조절이 가능해지는 효과를 도모할 수 있다.
한편, 본 발명에 따른 3차원 플래시 메모리의 구동을 위한 구성이 더 포함될 수 있다. 먼저, 메탈 필러 전극(115)에 전류를 공급하여 플러그 메탈(160)에 발열을 유도함으로써 각층의 워드라인을 가열하기 위한 써멀 어닐링부(미도시)를 더 포함할 수 있다. 써멀 어닐링부(미도시)는 CPU, 컨트롤러 등으로 구현될 수 있으며, 전원공급부(미도시)로부터 전원을 공급받아 메탈 필러 전극(115)에 대한 전류/전압 제어를 수행할 수 있다.
한편, 적층 구조체 내부에 구비된 O/N/O층 내의 터널링 옥사이드(tunneling oxide)층에 손상이 발생하는지를 모니터링하는 모니터부(미도시)를 더 포함할 수 있다. 모니터부(미도시)는 게이트 전압에 따른 드레인 전류에 기초하여 O/N/O층 내의 터널링 옥사이드(tunneling oxide)층에 손상이 발생하는지를 모니터링할 수 있다. 즉, 게이트 전압이 0V일 때의 드레인 전류가 초기 상태일때보다 기설정된 전류값 이하로 낮아지는 경우, 터널링 옥사이드(tunneling oxide)층에 손상이 발생한 것으로 판단할 수 있다.
모니터부(미도시)의 판단 결과에 따라, 3차원 플래시 메모리 셀에 대한 프로그램 및 이레이즈 동작이 수행되거나, 써멀 어닐링에 의한 회복 동작이 수행될 수 있다. 즉, 모니터부(미도시)는 기설정된 시간이 경과할 때마다 상기 O/N/O층 내의 터널링 옥사이드(tunneling oxide)층에 손상이 발생하는지를 모니터링하고, 상기 O/N/O층의 손상이 있다고 판단되면 써멀 어닐링을 수행한다. 써멀 어닐링이 수행된 뒤에도 손상이 회복되지 않은 경우에는 반복해서 써멀 어닐링을 수행하고, 회복이 이루어졌다고 판단되면, 기록 및 삭제 동작을 재개한다. 이를 통해, 3차원 플래시 메모리의 자동적인 치유가 가능해지며 수명이 연장될 수 있다.
도 7은 본 발명에 따른 3차원 플래시 메모리 구동 방법을 나타내는 흐름도이다. 본 발명에 따른 3차원 플래시 메모리 구동 방법은 위에서 설명한 3차원 플래시 메모리 구조에 기초하여 동작이 이루어진다. 3차원 플래시 메모리 구조에 대해서는 위에서 상세히 설명한 바, 아래에서는 그 설명을 생략하기로 한다.
먼저, 3차원 플래시 메모리 셀에 데이터를 기록하고(S210), 3차원 플래시 메모리 셀에 기록된 데이터를 삭제한다(S220). 이는 3차원 플래시 메모리 셀의 기본적인 동작에 해당한다.
이때, 3차원 플래시 메모리 셀 내의 O/N/O층에 손상이 발생하는지를 기설정된 시간마다 모니터링하고(S230), O/N/O층에 손상이 발생했다고 판단되면(S240-Y), 메탈 필러 전극에 전류를 인가하여 플러그 메탈에 발열을 유도한다(S250). 플러그 메탈에 유도된 열은 이를 둘러싸는 O/N/O층에 전달됨으로써 손상된 터널링 옥사이드층이 써멀 어닐링될 수 있다. O/N/O층에 더 이상 손상이 없는 것으로 판단되면(S240-N), 다시 3차원 플래시 메모리 셀에 대한 기록 및 삭제 동작을 수행할 수 있게 된다.
만약, O/N/O층의 손상이 회복되지 않은 경우에는, 기록하는 단계(S210)를 재개하지 않고, 발열을 유도하는 단계(S250)를 재실행할 수 있다.
위에서 설명한 3차원 플래시 메모리 구동 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 컴퓨터 판독 가능 기록 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 하나 의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 3차원 플래시 메모리
110: 기판층
111: 기판
112: SiO2 절연층
113: 폴리실리콘 소스층
140: 폴리실리콘층
150: 마카로니층
160: 플러그 메탈
170: 옥사이드층
180: 전하저장층
181: 블로킹 옥사이드층
182: 전하포획층
183: 터널링 옥사이드층
110: 기판층
111: 기판
112: SiO2 절연층
113: 폴리실리콘 소스층
140: 폴리실리콘층
150: 마카로니층
160: 플러그 메탈
170: 옥사이드층
180: 전하저장층
181: 블로킹 옥사이드층
182: 전하포획층
183: 터널링 옥사이드층
Claims (15)
- 기판층;
상기 기판층 위에 수직으로 형성된 적층 구조체;
상기 적층 구조체 내부에 구비된 플러그 메탈; 및
상기 기판층을 관통하여 상기 플러그 메탈에 연결되는 메탈 필러 전극;을 포함하는 3차원 플래시 메모리. - 제1항에 있어서,
상기 적층 구조체는 교번적으로 배치된 워드라인층 및 ILD층을 포함하는 3차원 플래시 메모리. - 제1항에 있어서,
상기 기판층은
기판;
상기 기판 위에 형성된 SiO2 절연층; 및
상기 SiO2 절연층 상에 형성된 폴리실리콘 소스층;을 포함하는 3차원 플래시 메모리. - 제1항에 있어서,
상기 적층 구조체는 상기 플러그 메탈을 둘러싸는 O/N/O층을 내부에 포함하는 3차원 플래시 메모리. - 제1항에 있어서,
상기 메탈 필러 전극에 전류를 공급하여 상기 플러그 메탈에 발열을 유도하는 써멀 어닐링부;를 더 포함하는 3차원 플래시 메모리. - 제1항에 있어서,
상기 적층 구조체 내부에 구비된 O/N/O층 내의 터널링 옥사이드(tunneling oxide)층에 손상이 발생하는지를 모니터링하는 모니터부;를 더 포함하는 3차원 플래시 메모리. - 제6항에 있어서,
상기 모니터부는 게이트 전압에 따른 드레인 전류에 기초하여 상기 터널링 옥사이드(tunneling oxide)층에 손상이 발생하는지를 모니터링하는 3차원 플래시 메모리. - 플러그 메탈이 형성된 적층 구조체 및 상기 플러그 메탈에 연결되는 메탈 필러 전극을 포함하는 3차원 플래시 메모리의 구동 방법으로,
3차원 플래시 메모리 셀에 데이터를 기록하는 단계;
상기 3차원 플래시 메모리 셀에 기록된 상기 데이터를 삭제하는 단계;
상기 3차원 플래시 메모리 셀 내의 O/N/O층에 손상이 발생하는지를 모니터링하는 단계; 및
상기 O/N/O층에 손상이 발생하면, 상기 메탈 필러 전극에 전류를 인가하여 상기 플러그 메탈에 발열을 유도하는 단계;를 포함하는 3차원 플래시 메모리 구동 방법. - 제8항에 있어서,
상기 모니터링하는 단계는 기설정된 시간이 경과할 때마다 상기 O/N/O층 내의 터널링 옥사이드(tunneling oxide)층에 손상이 발생하는지를 모니터링하는 3차원 플래시 메모리 구동 방법. - 제8항에 있어서,
상기 모니터링하는 단계는, 게이트 전압에 따른 드레인 전류에 기초하여 상기 O/N/O층 내의 터널링 옥사이드(tunneling oxide)층에 손상이 발생하는지를 모니터링하는 3차원 플래시 메모리 구동 방법. - 제8항에 있어서,
상기 발열에 의하여 상기 O/N/O층의 손상이 회복되었는지를 판단하는 단계; 및
상기 O/N/O층의 손상이 회복된 경우, 상기 기록하는 단계를 재개하는 3차원 플래시 메모리 구동 방법. - 제8항에 있어서,
상기 O/N/O층의 손상이 회복되지 않은 경우, 상기 기록하는 단계를 재개하지 않고, 상기 발열을 유도하는 단계를 재실행하는 3차원 플래시 메모리 구동 방법. - 제8항에 있어서,
상기 적층 구조체는 기판층 위에 수직으로 형성되고, 상기 플러그 메탈은 상기 적층 구조체 내부에 구비되며, 상기 메탈 필러 전극은 상기 기판층을 관통하여 상기 플러그 메탈에 연결되는 3차원 플래시 메모리 구동 방법. - 제13항에 있어서,
상기 기판층은
기판;
상기 기판 위에 형성된 SiO2 절연층; 및
상기 SiO2 절연층 상에 형성된 폴리실리콘 소스층;을 포함하는 3차원 플래시 메모리 구동 방법. - 제13항에 있어서,
상기 O/N/O층은 상기 플러그 메탈을 둘러싸는 형태로 배치되는 3차원 플래시 메모리 구동 방법.
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| KR1020220032568A KR20230135290A (ko) | 2022-03-16 | 2022-03-16 | 3차원 플래시 메모리 및 그의 구동 방법 |
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Citations (2)
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| KR102144171B1 (ko) | 2018-06-20 | 2020-08-12 | 한국과학기술원 | 셀 신뢰성 향상을 위한 수직 집적형 삼차원 플래시메모리 및 그 제조 방법 |
| KR20210100388A (ko) | 2020-02-06 | 2021-08-17 | 삼성전자주식회사 | 절연 패턴 및 가변 저항 층을 갖는 반도체 소자 |
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