CN114628434A - 阻变存储器件及其制备方法 - Google Patents

阻变存储器件及其制备方法 Download PDF

Info

Publication number
CN114628434A
CN114628434A CN202011447965.7A CN202011447965A CN114628434A CN 114628434 A CN114628434 A CN 114628434A CN 202011447965 A CN202011447965 A CN 202011447965A CN 114628434 A CN114628434 A CN 114628434A
Authority
CN
China
Prior art keywords
electrode
resistive
drain region
junction
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011447965.7A
Other languages
English (en)
Inventor
王欣鹤
吴华强
高滨
唐建石
张志刚
钱鹤
李镇
崔曙光
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tsinghua University
Shenzhen Research Institute of Big Data SRIBD
Original Assignee
Tsinghua University
Shenzhen Research Institute of Big Data SRIBD
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tsinghua University, Shenzhen Research Institute of Big Data SRIBD filed Critical Tsinghua University
Priority to CN202011447965.7A priority Critical patent/CN114628434A/zh
Publication of CN114628434A publication Critical patent/CN114628434A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种阻变存储器件及其制备方法。该阻变存储器件包括至少一个阻变存储单元，每个阻变存储单元包括无结场效应晶体管和阻变存储元件。无结场效应晶体管包括有源层、栅介质层和栅极。有源层沿第一方向延伸，包括沟道区以及在第一方向上位于沟道区两端的第一源漏区和第二源漏区；栅介质层设置在有源层上且至少部分环绕沟道区；栅极设置在栅介质层的远离有源层的一侧且至少部分环绕栅介质层。阻变存储元件包括第一电极、第二电极和阻变层，第一电极与无结场效应晶体管的第一源漏区或者第二源漏区电连接。无结场效应晶体管的沟道区长度长，加工成本低，并具有较大的开关比；将无结型晶体管与阻变存储元件集成形成1T1R单元，可有效地减小路径泄露。

Description

阻变存储器件及其制备方法
技术领域
本公开的实施例涉及一种阻变存储器件及其制备方法。
背景技术
阻变存储器(RRAM)是一种基于阻值变化来记录并存储数据信息的易失性或非易失性存储器，其具有高速度、低功耗的特点，并且可以在小尺寸下实现存储功能。
对于当下数据驱动应用程序，例如大数据分析、神经网络和机器学习等，需要巨大的内存和计算资源。对此，利用阻变存储和细粒度逻辑记忆集成的模拟特性，可以进一步提高工作效率。
发明内容
本公开至少一实施例提供一种阻变存储器件，包括至少一个阻变存储单元，所述至少一个阻变存储单元中的每个包括无结场效应晶体管和阻变存储元件，无结场效应晶体管包括有源层、栅介质层和栅极。有源层沿第一方向延伸，包括沟道区以及在所述第一方向上位于所述沟道区两端的第一源漏区和第二源漏区；栅介质层设置在所述有源层上且至少部分环绕所述沟道区；以及栅极设置在所述栅介质层的远离所述有源层的一侧且至少部分环绕所述栅介质层。阻变存储元件包括第一电极、第二电极以及所述第一电极和所述第二电极之间的阻变层，其中，所述第一电极与所述无结场效应晶体管的第一源源漏极或者第二源漏区电连接。
例如，本公开至少一实施例提供的阻变存储器件中，所述无结场效应晶体管还包括二维半导体材料层，所述二维半导体材料层设置在所述有源层和所述栅介质层之间，且至少部分环绕所述沟道区。
例如，本公开至少一实施例提供的阻变存储器件中，所述二维半导体材料层包括MoS2、WS2、WSe2和黑磷中的至少一种。
例如，本公开至少一实施例提供的阻变存储器件中，所述二维半导体材料层在垂直于所述第一方向上的尺寸为1nm-2nm。
例如，本公开至少一实施例提供的阻变存储器件中，所述无结场效应晶体管还包括二维材料层，所述二维材料层设置在所述栅介质层和所述栅极之间，且至少部分环绕所述栅介质层。
例如，本公开至少一实施例提供的阻变存储器件中，所述二维材料层包括NbTe2、MoS2、BN和石墨烯中的至少一种。
例如，本公开至少一实施例提供的阻变存储器件中，所述二维材料层在垂直于所述第一方向上的尺寸为0.3nm-3nm。
例如，本公开至少一实施例提供的阻变存储器件中，所述有源层包括半导体纳米线，所述半导体纳米线的轴向尺寸为50nm-100nm，径向尺寸为5nm-30nm；所述栅介质层包括氧化物，所述栅介质层在垂直于所述第一方向上的尺寸为2nm-15nm；所述栅极包括TiN、W或TaN，所述栅极在垂直于所述第一方向上的尺寸为50nm-200nm。
例如，本公开至少一实施例提供的阻变存储器件中，所述至少一个阻变存储单元包括多个阻变存储单元。
例如，本公开至少一实施例提供的阻变存储器件中，所述多个阻变存储单元排列为多行多列，在所述多个阻变存储单元的每个中，所述阻变存储元件的第一电极与所述无结场效应晶体管的第一源漏区电连接，位于同一行的阻变存储单元的无结场效应晶体管的栅极连接同一条栅线；位于同一行的阻变存储单元的无结场效应晶体管的第二源漏区连接同一条数据线；位于同一列的阻变存储单元的阻变存储元件的第二电极连接同一电极线。
本公开至少一实施例提供一种阻变存储器件的制备方法，包括形成至少一个阻变存储单元，其中，形成所述至少一个阻变存储单元中的每个包括：形成无结场效应晶体管，其中，所述无结场效应晶体管包括：有源层，沿第一方向延伸，包括沟道区以及在所述第一方向上位于所述沟道区两端的第一源漏区和第二源漏区；栅介质层，设置在所述有源层上且至少部分环绕所述沟道区；以及栅极，设置在所述栅介质层的远离所述有源层的一侧且至少部分环绕所述栅介质层；以及形成阻变存储元件，其中，所述阻变存储元件包括第一电极、第二电极以及所述第一电极和所述第二电极之间的阻变层，所述第一电极与所述无结场效应晶体管的第一源漏区或者第二源漏区电连接。
例如，本公开至少一实施例提供的制备方法中，形成无结场效应晶体管包括：提供衬底，在所述衬底上形成半导体层，并对所述半导体层进行处理和构图以形成所述有源层，使得所述有源层包括沟道区以及在所述第一方向上位于所述沟道区两端的所述第一源漏区和所述第二源漏区；在所述衬底上形成第一隔离层，其中，所述第一隔离层围绕所述第一源漏区，用于限定所述第一源漏区的形成范围；在所述第一隔离层的远离所述衬底的一侧形成虚拟栅极层，其中，所述虚拟栅极层围绕所述沟道区，用于限定所述栅极的形成范围；在所述虚拟栅极层的远离所述衬底的一侧形成第二隔离层，其中，所述第二隔离层完全覆盖所述第二源漏区，用于限定所述第二源漏区的形成范围；去除所述虚拟栅极层，以暴露所述沟道区；在至少所述沟道区上形成栅介质层；以及在至少所述栅介质层的远离所述沟道区的一侧形成栅极。
例如，本公开至少一实施例提供的制备方法还包括：在形成所述第一隔离层后，形成包覆所述有源层的保护层，然后再形成所述虚拟栅极层。
例如，本公开至少一实施例提供的制备方法中，在所述衬底上形成半导体层，并对所述半导体层进行处理和构图以形成所述有源层包括：在所述衬底上采用外延生长法形成所述半导体层，对所述半导体层进行掺杂和构图，以形成所述有源层。
例如，本公开至少一实施例提供的制备方法中，形成所述栅极包括：在形成有所述第二隔离层的所述衬底上形成栅极材料层，所述栅极材料层覆盖所述第二隔离层，对所述栅极材料层的远离所述衬底的表面进行抛光，以形成平坦的表面，以及对所述栅极材料层进行刻蚀，以形成所述栅极。
例如，本公开至少一实施例提供的制备方法中，形成所述无结场效应晶体管还包括：在所述有源层与所述栅介质层之间形成二维半导体材料层，其中，所述二维半导体材料层至少部分环绕所述沟道区。
例如，本公开至少一实施例提供的制备方法中，形成所述无结场效应晶体管还包括：在所述栅介质层和所述栅极之间形成二维材料层，其中，所述二维材料层至少部分环绕所述栅介质层。
例如，本公开至少一实施例提供的制备方法中，在形成所述无结场效应晶体管之后，所述制备方法还包括：形成覆盖所述无结场效应晶体管的绝缘层，并在所述绝缘层中形成分别暴露所述第一源漏区、所述栅极以及所述第二源漏区的第一孔洞、第二孔洞和第三孔洞；在所述第一孔洞、第二孔洞和第三孔洞中分别填充导电材料，以分别形成第一源漏区连接导线、栅极连接导线以及第二源漏区连接导线；分别在所述第一源漏区连接导线、栅极连接导线以及第二源漏区连接导线的远离所述无结场效应晶体管的一侧分别形成第一源漏区连接电极、栅极连接电极以及第二源漏区连接电极；以及在所述第一源漏区连接电极或所述第二源漏区连接电极的远离所述无结场效应晶体管的一侧形成所述阻变存储元件。
例如，本公开至少一实施例提供的制备方法中，所述至少一个阻变存储单元包括多个阻变存储单元，所述制备方法包括同时形成所述多个阻变存储单元。
例如，本公开至少一实施例提供的制备方法中，所述多个阻变存储单元排列为多行多列，在所述多个阻变存储单元的每个中，所述阻变存储元件的第一电极与所述无结场效应晶体管的第一源漏区电连接，所述制备方法还包括：提供将位于同一行的阻变存储单元的无结场效应晶体管的栅极连接的栅线；提供将位于同一行的阻变存储单元的无结场效应晶体管的第二源漏区连接的数据线；以及提供将位于同一列的阻变存储单元的阻变存储元件的第二电极连接的电极线。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1A为本公开至少一实施例提供的阻变存储器件的截面示意图；
图1B为本公开至少一实施例提供的另一阻变存储器件的截面示意图；
图2为本公开至少一实施例提供的阻变存储器件中的无结场效应晶体管的立体示意图；
图3为图2的无结场效应晶体管的横截面示意图；
图4为本公开至少一实施例提供的阻变存储器件中的另一种无结场效应晶体管的立体示意图；
图5为图4的无结场效应晶体管的横截面示意图；
图6为本公开至少一实施例提供的阻变存储器件的连接示意图；
图7A-图7I为本公开至少一实施例提供的阻变存储器件在制备过程中的截面示意图；
图8A-图8D为本公开至少一实施例提供的阻变存储器件在制备过程中的截面示意图；
图9为本公开至少一实施例提供的阻变存储器件在制备过程中的截面示意图；以及
图10为本公开至少一实施例提供的阻变存储器件中无结场效应晶体管的漏端的电流随栅极电压的变化曲线。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
如前面所示，阻变存储器(RRAM)是一种很有前途的模拟记忆元件，可用于存储和神经形态计算等诸多方面。然而，在实际应用中，本公开发明人发现，若要将阻变存储器集成到一个单片内存阵列中，需要开发一个可堆叠的选通器，以减少潜电流路径。然而，随着集成电路尺寸的小型化发展，传统晶体管已经达到其物理极限，并且随着尺寸的减小，其短沟道区效应等越来越显著，无法满足低功耗等需求；另外，环栅晶体管在尺寸较小的情况下也会产生横向扩散等问题，因此，传统晶体管和环栅晶体管都无法满足选通器的需求。
本公开至少一实施例提供一种阻变存储器件及其制备方法。该阻变存储器件包括至少一个阻变存储单元，至少一个阻变存储单元中的每个包括无结场效应晶体管和阻变存储元件。无结场效应晶体管包括有源层、栅介质层和栅极。有源层沿第一方向延伸，包括沟道区以及在第一方向上位于沟道区两端的第一源漏区和第二源漏区；栅介质层设置在有源层上且至少部分环绕沟道区；栅极设置在栅介质层的远离有源层的一侧且至少部分环绕栅介质层。阻变存储元件包括第一电极、第二电极以及第一电极和第二电极之间的阻变层，第一电极与无结场效应晶体管的第一源源漏极或者第二源漏区电连接。
在上述阻变存储器件中，无结场效应晶体管可在较小的尺寸下保持足够长的沟道区长度，并且其加工成本低，具有较大的开关比；将无结型晶体管与阻变存储元件集成形成1T1R(1transistor 1RRAM)单元，可有效地减小路径泄露。
下面通过几个具体的实施例对本公开的阻变存储器件及其制备方法进行说明。
本公开至少一实施例提供一种阻变存储器件，图1A示出了该阻变存储器件的截面示意图。如图1A所示，该阻变存储器件包括至少一个阻变存储单元(图中示出一个阻变存储单元作为示例)，每个阻变存储单元包括无结场效应晶体管1和阻变存储元件2。
如图1A所示，无结场效应晶体管1包括有源层11、栅介质层12和栅极13。有源层11沿第一方向(图中的水平方向)延伸，包括沟道区110以及在第一方向上位于沟道区110两端的第一源漏区111和第二源漏区112。栅介质层12设置在有源层11上且至少部分环绕沟道区110，例如完全环绕沟道区以形成环状。栅极13设置在栅介质层12的远离有源层11的一侧且至少部分环绕栅介质层12，例如完全环绕栅介质层12以形成环状。为图示清楚，图1A中仅示出部分栅介质层12和栅极13作为示例。
阻变存储元件2包括第一电极21、第二电极22以及第一电极21和第二电极22之间的阻变层23，例如，第一电极21与无结场效应晶体管1的第一源漏区111(图中示出的情况)或者第二源漏区112电连接。
在该阻变存储器件中，无结场效应晶体管可在较小的尺寸下保持足够长的沟道区长度，并且其加工成本低，具有较大的开关比；无结型晶体管1与阻变存储元件2集成形成阻变存储单元，例如1T1R(1transistor 1RRAM)单元，此时，无结场效应晶体管1可有效控制阻变存储元件2是否被选通，进而有效地减小路径泄露。
例如，图2示出了一种无结场效应晶体管的立体示意图。如图2所示，无结场效应晶体管1包括有源层11、栅介质层12和栅极13。在一些实施例中，无结场效应晶体管1还可以包括二维半导体材料层14，二维半导体材料层14设置在有源层11和栅介质层12之间，且至少部分环绕沟道区110，例如完全环绕沟道区110以形成环状。二维半导体材料层14可以作为缓冲层，能够弱化甚至屏蔽栅极功函数波动对沟道区能带调制的影响，进而稳定无结场效应晶体管1的阈值电压，提高无结场效应晶体管1的稳定性。
例如，在一些实施例中，二维半导体材料层14可以包括MoS2、WS2、WSe2和黑磷等半导体材料中的至少一种。具有半导体特征的二维半导体材料层14还具有独特的层状结构，其载流子迁移率远大于例如硅(Si)、锗(Ge)等半导体材料的迁移率，此时，二维半导体材料层14的加入可以大大提高无结场效应晶体管1的开态电流，提高无结场效应晶体管1的开关比。另外，若二维半导体材料层14的位置加入的是具有金属性的二维材料层(按能带划分，具有金属性的二维材料层与金属接触可以形成欧姆接触，不会对金属造成过多影响)，则可能带来器件关不断的问题，因此，选择二维半导体材料层14还可以避免具有金属性的二维材料层带来的器件关不断的问题。
例如，在一些实施例中，如图3所示，二维半导体材料层14在垂直于第一方向上的尺寸D1可以为1nm-2nm，即二维半导体材料层14在有源层11上的厚度为1nm-2nm，例如1nm、1.5nm或者2nm等。此时，二维半导体材料层14可以在足够薄的厚度下实现上述技术效果，并不会给无结场效应晶体管1的整体尺寸带来不利影响；另外，也可以避免出现二维半导体材料层14的厚度过厚导致栅极有效功函数降低的情况。
例如，在一些实施例中，如图4和图5所示，无结场效应晶体管还可以包括二维材料层15，二维材料层15设置在栅介质层12和栅极13之间，且至少部分环绕栅介质层12，图中示出为完全环绕栅介质层12以形成环状。二维材料层15的加入可以进一步弱化甚至屏蔽栅极13功函数波动对沟道区能带调制带来的影响，从而进一步稳定无结场效应晶体管1的阈值电压，提高无结场效应晶体管1的稳定性。
例如，二维材料层5可以包括NbTe2、MoS2、BN和石墨烯中的至少一种，例如为具有金属性的二维材料层。在一些实施例中，如图5所示，二维材料层15在垂直于第一方向上的尺寸D2可以为0.3nm-3nm，即二维材料层15在栅介质层12上的厚度为0.3nm-3nm，例如0.5nm、1nm、1.5nm或者2nm等。由此，二维材料层15在达到上述效果的同时，也不会给器件的整体尺寸带来不利影响。
例如，在一些实施例中，有源层11的材料包括高掺杂的硅或锗等半导体材料，例如，其掺杂杂质可以为磷(P)或砷(As)等，掺杂浓度可以大于1×1019cm-3，例如，在一些示例中，掺杂浓度可以在1×1019cm-3到1×1020cm-3之间，并且有源层1在沟道区110、第一源漏区111以及第二源漏区112处具有相同类型和相同浓度的掺杂。例如，第一源漏区111可以用作无结场效应晶体管1的源极，第二源漏区112可以用作无结场效应晶体管1的漏极；或者，第一源漏区111用作无结场效应晶体管1的漏极，第二源漏区112用作无结场效应晶体管1的源极，本公开的实施例对此不做限定。
例如，在另一些实施例中，如图1B所示，无结场效应晶体管还可以包括与第一源漏区111电连接的第一源漏极113以及与第二源漏区112电连接的第二源漏极114。例如，第一源漏极113和第二源漏极114可以采用Al、Cu、TiN、W或TaN等金属材料或者合金材料。此时，阻变存储元件2的第一电极21可以通过第一源漏极113或者第二源漏极114与第一源漏区111或者第二源漏区112电连接。
例如，有源层11可以是柱状或条状(长方体)结构，例如可以是柱状或条状的纳米材料，例如可以是纳米线(nanowire)结构或纳米片(nanosheet)结构。
例如，如图2所示，有源层11可以为半导体纳米线，此时，有源层11的轴向尺寸(即在第一方向的尺寸)可以为50nm-100nm，例如60nm、70nm、80nm或者90nm等，径向尺寸(即在垂直于第一方向的尺寸D0，如图3所示)可以为5nm-30nm，例如10nm、20nm或者30nm等。
例如，在一些实施例中，栅介质层12包括氧化物，例如氧化铪、铪铝氧、氧化铝、氧化硅等氧化物。如图3所示，栅介质层12在垂直于第一方向上的尺寸D3可以为2nm-15nm，即栅介质层12在二维材料层15上的厚度为2nm-15nm，例如3nm、8nm或者10nm等。例如，栅介质层12可以选用高K(高介电常数)材料来形成。这里，高介电常数材料指其介电常数大于氧化硅的介电常数的材料。
例如，在一些实施例中，栅极13包括TiN、W或TaN等金属材料或者合金材料。如图3所示，栅极13在垂直于第一方向上的尺寸D4可以为50nm-200nm，即栅极13在栅介质层12上的厚度为50nm-200nm，例如70nm、100nm或者150nm等。
由此，无结场效应晶体管1可以在具有较小的尺寸的同时，还具有更加稳定的阈值电压，进而提高无结场效应晶体管1整体的稳定性；另外，该无结场效应晶体管还具有较大的开态电流以及开关比，在与阻变存储元件集成后，可有效控制阻变存储元件2是否被选通，进而有效地减小路径泄露。
例如，阻变存储元件2包括第一电极21、阻变层23和第二电极22依次叠层的叠层结构。例如，第一电极21可以包括TiN、W、Pt或Pd等材料，阻变层23可以包括HfOx、TaOx和TiOx等材料，第二电极22可以包括TiN，Ti，Al或W等材料，本公开的实施例对阻变存储元件2的各结构的具体材料不做限定。
例如，在一些实施例中，至少一个阻变存储单元包括多个阻变存储单元。例如，如图6所示，多个阻变存储单元排列为多行多列(图中示出为三行四列作为示例)。例如，在每个阻变存储单元中，阻变存储元件2的第一电极21与无结场效应晶体管1的第一源漏区111电连接，位于同一行的阻变存储单元的无结场效应晶体管1的栅极13连接同一条栅线S；位于同一行的阻变存储单元的无结场效应晶体管1的第二源漏区112连接同一条数据线D；位于同一列的阻变存储单元的阻变存储元件2的第二电极22连接同一电极线E。由此，在栅线S提供的扫描信号和数据线D提供的数据信号的控制下，每个阻变存储元件2都可以被独立的选通与关闭，从而有效地减小路径泄露。
例如，图10示出了无结场效应晶体管的漏端的电流随栅极电压的变化曲线，图中不同曲线表示不同栅极功函数下的情况。如图10所示，该无结场效应晶体管具有很好的栅控能力，即使是小尺寸的情况下其泄漏电流仍然很小，且具有很大的开关比，因此将无结场效应晶体管与阻变存储元件集成形成1I1R器件时，可有效减小潜行路径泄露。
本公开至少一实施例提供一种阻变存储器件的制备方法，包括形成至少一个阻变存储单元，形成至少一个阻变存储单元中的每个包括：形成无结场效应晶体管以及形成阻变存储元件。无结场效应晶体管包括有源层、栅介质层和栅极；有源层沿第一方向延伸，包括沟道区以及在第一方向上位于沟道区两端的第一源漏区和第二源漏区；栅介质层设置在有源层上且至少部分环绕沟道区；栅极设置在栅介质层的远离有源层的一侧且至少部分环绕栅介质层；阻变存储元件包括第一电极、第二电极以及第一电极和第二电极之间的阻变层，第一电极与无结场效应晶体管的第一源漏区或者第二源漏区电连接。
例如，以图1A所示的阻变存储器件为例，对本公开实施例提供的阻变存储器件的制备方法进行详细说明。
例如，在制备阻变存储器件时，首先形成无结场效应晶体管。在一些实施例中，如图7A-图7I所示，形成无结场效应晶体管包括步骤S101-步骤S107。
步骤S101：提供衬底，在衬底上形成半导体层，并对半导体层进行处理和构图以形成有源层。
例如，如图7A-图7B所示，提供衬底10，并在衬底10上形成半导体层101，并对半导体层101进行处理和构图以形成有源层11(图中示出同时形成两个有源层11作为示例)。有源层11沿第一方向(图中的竖直方向)延伸，第一方向垂直于衬底10，形成的有源层11包括沟道区110、第一源漏区111和第二源漏区112。例如，第一源漏区111相对于第二源漏区112更靠近衬底10；或者，在另一些实施例中，也可以是第二源漏区112相对于第一源漏区111更靠近衬底10。
例如，在一些示例中，如图7A所示，形成有源层11具体包括：在衬底10上采用外延生长法形成半导体层101，然后对半导体层101进行掺杂和构图，例如，可以先进行掺杂再进行构图，或者先进行构图后进行掺杂，以形成有源层11。本公开的实施例对掺杂和构图的顺序不做限定。
例如，有源层11的材料包括硅或锗等半导体材料，其掺杂杂质可以为磷(P)或砷(As)等，掺杂浓度可以大于1×1019cm-3，例如，掺杂浓度可以在1×1019cm-3到1×1020cm-3之间，并且半导体材料层101在各个位置处具有相同类型和相同浓度的掺杂。
需要注意的是，本公开的实施例对构图工艺的具体步骤不做限定，例如，构图工艺可以为光刻工艺，包括光刻胶的涂覆、曝光、显影以及刻蚀等工序。
步骤S102：在衬底上形成第一隔离层。
例如，如图7C所示，可以采用沉积等方法在衬底10上形成第一隔离层102，第一隔离层102围绕第一源漏区111，用于限定第一源漏区111的形成范围。例如，第一隔离层102可以采用氮化硅(SiN)等材料。
例如，在一些实施例中，在形成第一隔离层102后，还可以形成包覆有源层111的保护层103，以免后续工艺对有源层11的结构产生不良影响。
例如，保护层103可以采用氧化硅(SiO2)等材料。
步骤S103：在第一隔离层的远离衬底的一侧形成虚拟栅极层。
例如，如图7D所示，可以采用沉积(必要时配合构图工艺)等方式在第一隔离层102的远离衬底10的一侧形成虚拟栅极层104，虚拟栅极层104围绕沟道区110，用于限定栅极的形成范围。
例如，虚拟栅极层104可以采用非晶硅(a-Si)等材料。
步骤S104：在虚拟栅极层的远离衬底的一侧形成第二隔离层。
如图7D所示，可以采用沉积等方式在虚拟栅极层104的远离衬底10的一侧形成第二隔离材料层1050，然后，如图7E所示，对第二隔离材料层1050进行构图，以形成第二隔离层105。第二隔离层105完全覆盖第二源漏区112，用于限定第二源漏区112的形成范围。
例如，可以对第二隔离层105的远离衬底10的表面进行抛光，例如进行化学机械抛光(CMP)，以形成平坦的表面，以便于之后形成平坦的材料层。
步骤S105：去除虚拟栅极层，以暴露沟道区。
如图7F所示，采用能够刻蚀虚拟栅极层104但不会刻蚀有源层11的刻蚀液刻蚀去除虚拟栅极层104，以暴露沟道区110。
步骤S106：在至少沟道区上形成栅介质层。
如图7G所示，可以采用沉积等方法在至少沟道区110上形成栅介质层12。
例如，在一些示例中，栅介质层12可以只形成在沟道区110上；在另一些示例中，为了工艺的方便，栅介质层12也可以整体形成在具有第二隔离层105的衬底10上，即图7G所示的情况。
例如，栅介质层12包括氧化物，例如氧化铪、铪铝氧、氧化铝、氧化硅等氧化物。栅介质层12的形成厚度可以为2nm-15nm，即栅介质层12在沟道区110上的形成厚度为2nm-15nm，例如3nm、8nm或者10nm等。
步骤S107：在至少栅介质层的远离沟道区的一侧形成栅极。
例如，如图7H所示，在形成有第二隔离层105的衬底10上例如采用沉积或者溅射等方法形成栅极材料层130，栅极材料层130覆盖第二隔离层105，然后对栅极材料层130的远离衬底10的表面进行抛光，例如进行化学机械抛光(CMP)，以形成平坦的表面，之后，如图7I所示，对栅极材料层130进行刻蚀，以形成栅极13。在上述过程中，栅极材料层130形成平坦的表面有利于刻蚀均匀，以免造成不同部位的刻蚀不均而影响器件的性能。
例如，在一些实施例中，形成无结场效应晶体管还可以包括：在有源层与栅介质层之间形成二维半导体材料层，二维半导体材料层至少部分环绕沟道区，例如完全环绕沟道区以形成环状。
例如，可以采用沉积法，例如气相沉积法，直接在沟道区110的表面形成二维半导体材料层；或者，在另一些实施例中，也可以采用转移法在沟道区110的表面形成二维半导体材料层，也即，二维半导体材料层可以单独形成，然后转移到沟道区110上。例如，在一些示例中，可以利用聚合物辅助的湿法转移法将二维半导体材料以层为单位转移到沟道区110上，并且根据二维半导体材料层的厚度，确定所需要转移的二维半导体材料的层数。例如，二维半导体材料层在沟道区110上的形成厚度为1nm-2nm，例如1nm、1.5nm或者2nm等。
例如，在另一些实施例中，形成无结场效应晶体管还包括：在栅介质层和栅极之间形成二维材料层，二维材料层至少部分环绕栅介质层，例如完全环绕栅介质层以形成环状。
例如，可以采用沉积法，例如气相沉积法，直接在栅介质层3的表面形成二维材料层；或者，在另一些实施例中，也可以采用转移法在栅介质层的表面形成二维材料层，也即二维材料层可以单独形成，然后转移到栅介质层上。例如，在一些示例中，可以利用聚合物辅助的湿法转移法将二维材料以层为单位转移到栅介质层上，并且根据二维材料层的厚度，确定所需要转移的二维材料的层数。例如，二维材料层在栅介质层3上的形成厚度为0.3nm-3nm，例如0.5nm、1nm、1.5nm或者2nm等。
例如，在另一些实施例中，形成无结场效应晶体管还可以包括形成与第一源漏区111电连接的第一源漏极(参考图1B)以及与第二源漏区112电连接的第二源漏极。例如，第一源漏极和第二源漏极可以采用Al、Cu、TiN、W或TaN等金属材料或者合金材料。此时，阻变存储元件2的第一电极21可以形成为电连接第一源漏极或者第二源漏极以与第一源漏区111或者第二源漏区112电连接。
例如，如图8A-图8D所示，在形成无结场效应晶体管之后，形成阻变存储元件，此时，阻变存储器件的制备方法还包括步骤S201-步骤S204。
步骤S201：形成覆盖无结场效应晶体管的绝缘层，并在绝缘层中形成分别暴露第一源漏区、栅极以及第二源漏区的第一孔洞、第二孔洞和第三孔洞。
例如，如图8A所示，形成覆盖无结场效应晶体管的绝缘层16，并在绝缘层16中例如采用构图工艺形成分别暴露第一源漏区111、栅极13以及第二源漏区112的第一孔洞16A、第二孔洞16B和第三孔洞16C。
例如，绝缘层16可以采用氧化硅、氮化硅或者氮氧化硅等绝缘材料。
例如，在无结场效应晶体管还形成有第一源漏极和第二源漏极的情况下，可在绝缘层中形成分别暴露第一源漏极、栅极以及第二源漏极的第一孔洞、第二孔洞和第三孔洞，从而在各孔洞中形成的导线可通过第一源漏极和第二源漏极以分别与第一源漏区和第二源漏区电连接。
步骤S202：在第一孔洞、第二孔洞和第三孔洞中分别填充导电材料，以分别形成第一源漏区连接导线、栅极连接导线以及第二源漏区连接导线。
例如，如图8B所示，在第一孔洞16A、第二孔洞16B和第三孔洞16C中分别填充导电材料，例如金属钨，以分别形成第一源漏区连接导线17A、栅极连接导线17B以及第二源漏区连接导线17C。
步骤S203：分别在第一源漏区连接导线、栅极连接导线以及第二源漏区连接导线的远离无结场效应晶体管的一侧分别形成第一源漏区连接电极、栅极连接电极以及第二源漏区连接电极。
例如，如图8B所示，分别在第一源漏区连接导线17A、栅极连接导线17B以及第二源漏区连接导线17C的远离无结场效应晶体管1的一侧分别形成第一源漏区连接电极18A、栅极连接电极18B以及第二源漏区连接电极18C。
例如，第一源漏区连接电极18A、栅极连接电极18B以及第二源漏区连接电极18C的材料为铝、铜等金属材料或者合金材料。在制备时，可以首先在绝缘层16上以例如沉积或者溅射等工艺形成连接电极材料层(未示出)，然后对连接电极材料层进行构图，以形成第一源漏区连接电极18A、栅极连接电极18B以及第二源漏区连接电极18C。
步骤S204：在第一源漏区连接电极或第二源漏区连接电极的远离无结场效应晶体管的一侧形成阻变存储元件。
阻变存储元件包括第一电极、第二电极以及第一电极和第二电极之间的阻变层。在一些实施例中，如图8B所示，第一电极21可以与第一源漏区连接电极18A、栅极连接电极18B以及第二源漏区连接电极18C采用相同的构图工艺形成。例如，如图9所示，依次形成连接电极材料层和第一电极材料层20，然后同时对连接电极材料层18和第一电极材料层20进行构图，以形成第一源漏区连接电极18A、栅极连接电极18B、第二源漏区连接电极18C以及第一电极21。例如，阻变存储元件的第一电极21形成在第一源漏区连接电极18A上，栅极连接电极18B和第二源漏区连接电极18C上留下的第一电极材料分别与栅极连接电极18B、第二源漏区连接电极18C一起构成连接电极。此时，步骤S203和步骤S204的部分工艺同时进行。
然后，如图8C所示，在第一电极21的远离无结场效应晶体管1的一侧形成绝缘层24，并在绝缘层24中例如采用构图工艺形成分别暴露第一电极和栅极连接电极、第二源漏区连接电极的开口21A、21B和21C。
之后，如图8D所示，在暴露第一电极的开口21A中依次形成阻变层23和第二电极22，以形成阻变存储元件。例如，在制备过程中，可以在绝缘层24上依次形成阻变材料层和第二电极材料层(未示出)，然后对阻变材料层和第二电极材料层进行构图，以形成阻变层23和第二电极22；并在阻变层23和第二电极22形成之后，分别形成与栅极连接电极和第二源漏区连接电极连接的走线25和26，以用于连接控制电路。或者，在另一些实施例中，也可以首先采用构图工艺形成阻变层23，然后采用一次构图工艺形成第二电极22以及走线25和26。本公开的实施例对上述各结构的形成顺序以及具体形成方式不做限定。
例如，第一电极21包括TiN、W、Pt或Pd等材料，阻变层23包括HfOx、TaOx和TiOx等材料，第二电极22包括TiN，Ti，Al或W等材料，本公开的实施例对各结构的具体材料不做限定。
最后，可以采用沉积等工艺形成覆盖第二电极22以及走线25和26的封装层27，以对器件进行封装与保护。封装层27例如包括氧化硅、氮化硅或者氮氧化硅等绝缘材料。
例如，在一些实施例中，阻变存储器件包括多个阻变存储单元，此时，阻变存储器件制备方法包括同时形成多个阻变存储单元，例如采用相同的工艺同时形成多个阻变存储单元，以提高生产效率。
例如，多个阻变存储单元可以形成为多行多列，在每个阻变存储单元中，参考图8D和图6，阻变存储元件的第一电极111与无结场效应晶体管的第一源漏区111电连接，此时，阻变存储器件的制备方法还包括：提供将位于同一行的阻变存储单元的无结场效应晶体管1的栅极13连接的栅线S，并将位于同一行的阻变存储单元的无结场效应晶体管1的栅极13例如通过走线25连接该栅线S；提供将位于同一行的阻变存储单元的无结场效应晶体管1的第二源漏区112连接的数据线D，并将位于同一行的阻变存储单元的无结场效应晶体管1的第二源漏区112例如通过走线26连接同一条数据线D；以及提供将位于同一列的阻变存储单元的阻变存储元件2的第二电极22连接的电极线E，并将位于同一列的阻变存储单元的阻变存储元件2的第二电极22连接该电极线E。由此，在栅线S提供的扫描信号和数据线D提供的数据信号的控制下，每个阻变存储元件2都可以被独立的选通与关闭，从而有效地减小路径泄露。
例如，在一些实施例中，栅线S、数据线D以及电极线E可以采用与第二电极22或者走线25和26相同的工艺形成，即在形成第二电极22或者走线25和26的同时，形成栅线S、数据线D以及电极线E，以简化工艺步骤。
通过本公开实施例提供的上述制备方法制备得到的阻变存储器件中，无结场效应晶体管1的形成工艺简单，并且可以在具有较小的尺寸下具有足够的沟道长度，还具有更加稳定的阈值电压，使得无结场效应晶体管1整体具有较高的稳定性；另外，该无结场效应晶体管还具有较大的开态电流以及开关比，在与阻变存储元件集成后，可有效控制阻变存储元件2是否被选通，进而有效地减小路径泄露。
还有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)为了清晰起见，在用于描述本公开的实施例的附图中，层或区域的厚度被放大或缩小，即这些附图并非按照实际的比例绘制。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”或者可以存在中间元件。
(3)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种阻变存储器件，包括至少一个阻变存储单元，所述至少一个阻变存储单元中的每个包括：
无结场效应晶体管，包括：
有源层，沿第一方向延伸，包括沟道区以及在所述第一方向上位于所述沟道区两端的第一源漏区和第二源漏区；
栅介质层，设置在所述有源层上且至少部分环绕所述沟道区；以及
栅极，设置在所述栅介质层的远离所述有源层的一侧且至少部分环绕所述栅介质层；以及
阻变存储元件，包括第一电极、第二电极以及所述第一电极和所述第二电极之间的阻变层，其中，所述第一电极与所述无结场效应晶体管的第一源漏区或者第二源漏区电连接。
2.根据权利要求1所述的阻变存储器件，其中，所述无结场效应晶体管还包括二维半导体材料层，所述二维半导体材料层设置在所述有源层和所述栅介质层之间，且至少部分环绕所述沟道区。
3.根据权利要求2所述的阻变存储器件，其中，所述二维半导体材料层包括MoS2、WS2、WSe2和黑磷中的至少一种。
4.根据权利要求2或3所述的阻变存储器件，其中，所述二维半导体材料层在垂直于所述第一方向上的尺寸为1nm-2nm。
5.根据权利要求1-3任一所述的阻变存储器件，其中，所述无结场效应晶体管还包括二维材料层，所述二维材料层设置在所述栅介质层和所述栅极之间，且至少部分环绕所述栅介质层。
6.根据权利要求5所述的阻变存储器件，其中，所述二维材料层包括NbTe2、MoS2、BN和石墨烯中的至少一种。
7.根据权利要求5所述的阻变存储器件，其中，所述二维材料层在垂直于所述第一方向上的尺寸为0.3nm-3nm。
8.根据权利要求1或2所述的阻变存储器件，其中，所述至少一个阻变存储单元包括多个阻变存储单元。
9.根据权利要求8所述的阻变存储器件，其中，所述多个阻变存储单元排列为多行多列，在所述多个阻变存储单元的每个中，所述阻变存储元件的第一电极与所述无结场效应晶体管的第一源漏区电连接，
位于同一行的阻变存储单元的无结场效应晶体管的栅极连接同一条栅线；位于同一行的阻变存储单元的无结场效应晶体管的第二源漏区连接同一条数据线；位于同一列的阻变存储单元的阻变存储元件的第二电极连接同一电极线。
10.一种阻变存储器件的制备方法，包括形成至少一个阻变存储单元，其中，形成所述至少一个阻变存储单元中的每个包括：
形成无结场效应晶体管，其中，所述无结场效应晶体管包括：
有源层，沿第一方向延伸，包括沟道区以及在所述第一方向上位于所述沟道区两端的第一源漏区和第二源漏区；
栅介质层，设置在所述有源层上且至少部分环绕所述沟道区；以及
栅极，设置在所述栅介质层的远离所述有源层的一侧且至少部分环绕所述栅介质层；以及
形成阻变存储元件，其中，所述阻变存储元件包括第一电极、第二电极以及所述第一电极和所述第二电极之间的阻变层，所述第一电极与所述无结场效应晶体管的第一源漏区或者第二源漏区电连接。
CN202011447965.7A 2020-12-09 2020-12-09 阻变存储器件及其制备方法 Pending CN114628434A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011447965.7A CN114628434A (zh) 2020-12-09 2020-12-09 阻变存储器件及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011447965.7A CN114628434A (zh) 2020-12-09 2020-12-09 阻变存储器件及其制备方法

Publications (1)

Publication Number Publication Date
CN114628434A true CN114628434A (zh) 2022-06-14

Family

ID=81895443

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011447965.7A Pending CN114628434A (zh) 2020-12-09 2020-12-09 阻变存储器件及其制备方法

Country Status (1)

Country Link
CN (1) CN114628434A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116722041A (zh) * 2023-04-25 2023-09-08 上海积塔半导体有限公司 半导体器件及其制造方法以及包括该器件的半导体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116722041A (zh) * 2023-04-25 2023-09-08 上海积塔半导体有限公司 半导体器件及其制造方法以及包括该器件的半导体装置
CN116722041B (zh) * 2023-04-25 2023-12-19 上海积塔半导体有限公司 半导体器件及其制造方法以及包括该器件的半导体装置

Similar Documents

Publication Publication Date Title
US8659003B2 (en) Disturb-resistant non-volatile memory device and method
US20080315174A1 (en) Variable resistance non-volatile memory cells and methods of fabricating same
US20130270508A1 (en) Non-Volatile Memory Device and Method of Forming the Same
US11923459B2 (en) Transistor including hydrogen diffusion barrier film and methods of forming same
CN109671736B (zh) 半导体结构及其制作方法
TW202118107A (zh) 記憶單元、其製造方法和記憶元件
KR102661235B1 (ko) 데이터 스토리지 엘리먼트 및 그 제조 방법
KR100675278B1 (ko) 산소 장벽막으로 덮여진 상변화 기억 셀들을 갖는 반도체소자들, 이를 채택하는 전자 시스템들 및 이를 제조하는방법들
US20230387224A1 (en) Self-aligned active regions and passivation layer and methods of making the same
CN114628434A (zh) 阻变存储器件及其制备方法
US20230238462A1 (en) Dual-layer channel transistor and methods of forming same
US10861901B2 (en) Resistive random access memory and manufacturing method thereof
JP7457140B2 (ja) 半導体構造及びその製造方法
US20220351766A1 (en) Circuit design and layout with high embedded memory density
US11818966B2 (en) Resistive random access memory and manufacturing method thereof
TWI840673B (zh) 雙層通道電晶體及其形成方法
US12041793B2 (en) Hybrid memory device and method of forming the same
KR102683071B1 (ko) 수소 확산 장벽 필름을 포함하는 트랜지스터 및 그 형성 방법
US20230413571A1 (en) Semiconductor device structure and methods of forming the same
US20230209840A1 (en) Semiconductor structure and fabrication method thereof
US20230009047A1 (en) Semiconductor structure and method for manufacturing same
CN116963507A (zh) 阻变存储器及其制备方法
KR101155093B1 (ko) 반도체 메모리 장치
US9236389B1 (en) Embedded flash memory fabricated in standard CMOS process with self-aligned contact
TW202303981A (zh) 垂直場效電晶體、半導體結構和形成半導體結構的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination