KR20210081783A - 가변 저항 메모리 장치 - Google Patents
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Abstract
본 발명에 따르면, 반도체 장치 및 가변 저항 메모리 장치가 제공된다. 실시예들에 따르면, 가변 저항 메모리 장치는 기판 상에 수평적으로 배열된 메모리 셀들을 포함하되, 상기 메모리 셀들의 각각은 상기 기판 상에 수직하게 적층된 선택 소자 패턴 및 가변 저항 패턴을 포함하고, 상기 선택 소자 패턴은: 칼코게나이드(chalcogenide) 물질을 포함하는 제1 선택 소자 패턴; 및 금속 산화물을 포함하고, 상기 제1 선택 소자 패턴과 접합하는 제2 선택 소자 패턴을 포함할 수 있다.
Description
본 발명은 반도체 장치, 보다 구체적으로 선택 소자를 포함하는 가변 저항 메모리 장치에 관한 것이다.
최근 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, MRAM(Magnetic Random Access Memory) 및 PRAM(Phase-Change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
본 발명이 해결하고자 하는 과제는 전기적 특성 및 신뢰성이 향상된 가변 저항 메모리 장치를 제공하는 것에 있다.
본 발명에 따르면, 반도체 장치 및 가변 저항 메모리 장치가 제공될 수 있다. 본 발명의 실시예들에 따르면, 가변 저항 메모리 장치는 기판 상에 수평적으로 배열된 메모리 셀들을 포함하되, 상기 메모리 셀들의 각각은 상기 기판 상에 수직하게 적층된 선택 소자 패턴 및 가변 저항 패턴을 포함하고, 상기 선택 소자 패턴은: 칼코게나이드(chalcogenide) 물질을 포함하는 제1 선택 소자 패턴; 및 금속 산화물을 포함하고, 상기 제1 선택 소자 패턴과 접합하는 제2 선택 소자 패턴을 포함할 수 있다.
본 발명의 실시예들에 따르면, 반도체 장치는 기판 상에 배치되고, 서로 이격되는 제1 도전 라인들; 상기 제1 도전 라인들 상에 각각 배치되는 메모리 셀들, 상기 메모리 셀들의 각각은 수직하게 적층된 선택 소자 패턴 및 가변 저항 패턴을 포함하는 것; 및 상기 제1 도전 라인들을 가로지르고 상기 메모리 셀들에 연결되는 제2 도전 라인을 포함하되, 상기 선택 소자 패턴은: 칼코게나이드(chalcogenide) 물질을 포함하는 제1 선택 소자 패턴; 및 상기 제1 선택 소자 패턴과 물리적으로 접촉하고, 금속 산화물을 포함하는 제2 선택 소자 패턴을 포함할 수 있다.
본 발명의 실시예들에 따르면, 기판; 상기 기판 상에서 제1 방향과 나란한 장축을 갖는 제1 도전 라인; 상기 제1 도전 라인 상에 배치되고, 상기 제1 방향에 교차하는 제2 방향과 나란한 장축을 갖는 제2 도전 라인; 및 상기 제1 도전 라인과 상기 제2 도전 라인 사이에 배치되고, 상기 제1 도전 라인과 상기 제2 도전 라인의 교차점에 배치되는 메모리 셀을 포함하되, 상기 메모리 셀은: 선택 소자 패턴; 상기 선택 소자 패턴 상의 가변 저항 패턴; 상기 선택 소자 패턴 및 상기 제1 도전 라인 사이의 제1 전극; 상기 선택 소자 패턴 및 상기 가변 저항 패턴 사이의 제2 전극; 및 상기 가변 저항 패턴 및 상기 제2 도전 라인 사이의 제3 전극을 포함하고, 상기 선택 소자 패턴은: 칼코게나이드(chalcogenide) 물질을 포함하는 제1 선택 소자 패턴; 및 금속 산화물을 포함하고, 상기 제1 선택 소자 패턴과 접합하는 제2 선택 소자 패턴을 포함할 수 있다.
본 발명의 실시예들에 따르면, 가변 저항 메모리 소자의 선택 소자 패턴은 제1 선택 소자 패턴 및 제2 선택 소자 패턴을 포함할 수 있다. 제2 선택 소자 패턴(220)이 제1 선택 소자 패턴(210)과 접합하여, PN접합(PN junction)을 형성할 수 있다. 이에 따라, 반도체 장치 동작 시, 선택 소자 패턴(200)은 정류 작용을 나타내어, 문턱 전압(Threshold Voltage) 특성 및/또는 누설 전류(leakage current) 특성이 개선될 수 있다. 반도체 장치의 신뢰성 및 내구성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 개념도이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치를 개략적으로 나타내는 사시도이다.
도 3은 본 발명의 실시예들에 따른 가변 저항 메모리 장치의 평면도이다.
도 4는 도 3의 I-I' 및 II-II'에 따른 단면도이다.
도 5는 본 발명의 실시예들에 반도체 장치를 설명하기 위한 도면으로, 도 3의 I-I' 및 II-II'을 따라 자른 단면들에 대응된다.
도 6은 본 발명의 실시예들에 반도체 장치를 설명하기 위한 도면이다.
도 7a는 본 발명의 실시예들에 반도체 장치를 설명하기 위한 도면이다.
도 7b는 본 발명의 실시예들에 반도체 장치를 설명하기 위한 도면이다.
도 8a는 본 발명의 실시예들에 반도체 장치를 설명하기 위한 도면이다.
도 8b는 본 발명의 실시예들에 반도체 장치를 설명하기 위한 도면이다.
도 9a는 본 발명의 실시예들에 반도체 장치를 설명하기 위한 도면이다.
도 9b는 본 발명의 실시예들에 반도체 장치를 설명하기 위한 도면이다.
도 10은 실험예의 선택 소자 패턴의 전압에 따른 전류 변화를 나타낸 그래프이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치를 개략적으로 나타내는 사시도이다.
도 3은 본 발명의 실시예들에 따른 가변 저항 메모리 장치의 평면도이다.
도 4는 도 3의 I-I' 및 II-II'에 따른 단면도이다.
도 5는 본 발명의 실시예들에 반도체 장치를 설명하기 위한 도면으로, 도 3의 I-I' 및 II-II'을 따라 자른 단면들에 대응된다.
도 6은 본 발명의 실시예들에 반도체 장치를 설명하기 위한 도면이다.
도 7a는 본 발명의 실시예들에 반도체 장치를 설명하기 위한 도면이다.
도 7b는 본 발명의 실시예들에 반도체 장치를 설명하기 위한 도면이다.
도 8a는 본 발명의 실시예들에 반도체 장치를 설명하기 위한 도면이다.
도 8b는 본 발명의 실시예들에 반도체 장치를 설명하기 위한 도면이다.
도 9a는 본 발명의 실시예들에 반도체 장치를 설명하기 위한 도면이다.
도 9b는 본 발명의 실시예들에 반도체 장치를 설명하기 위한 도면이다.
도 10은 실험예의 선택 소자 패턴의 전압에 따른 전류 변화를 나타낸 그래프이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명의 개념에 따른 반도체 장치 및 가변 저항 반도체 장치를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 개념도이다.
도 1을 참조하면, 반도체 장치는 기판(100) 상에 차례로 적층된 복수의 메모리 셀 스택들(MCA)을 포함할 수 있다. 상기 메모리 셀 스택들(MCA)의 각각은 2차원적으로 배열된 복수의 메모리 셀들을 포함할 수 있다. 상기 반도체 장치는 복수의 도전 라인들을 포함할 수 있다. 상기 도전 라인들은 상기 메모리 셀 스택들(MCA) 사이에 배치되고 상기 메모리 셀들의 쓰기, 읽기, 및/또는 소거 동작을 수행할 수 있다. 도 1에는 5개의 메모리 셀 스택들(MCA)이 도시되었으나, 메모리 셀 스택들(MCA)의 적층된 개수는 이에 한정되지 않는다. 반도체 장치는 메모리 장치, 구체적으로 가변 저항 메모리 장치일 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 장치를 개략적으로 나타내는 사시도이다. 도 2는 예시적으로 하나의 메모리 셀 스택(MCA)을 도시하나, 본 발명의 실시예들은 이에 한정되지 않는다.
도 2를 참조하면, 반도체 장치는 제1 도전 라인들(CL1), 제2 도전 라인들(CL2), 및 메모리 셀 스택들(MCA)을 포함할 수 있다. 제1 도전 라인들(CL1)은 제1 방향(D1)과 나란한 장축을 가질 수 있다. 제2 도전 라인들(CL2)은 제2 방향(D2)과 나란한 장축을 가질 수 있다. 제2 방향(D2)은 제1 방향(D1)과 교차할 수 있다. 제2 도전 라인들(CL2)은 제3 방향(D3)을 따라 상기 제1 도전 라인들(CL1)로부터 이격될 수 있고, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)에 실질적으로 수직할 수 있다.
메모리 셀 스택(MCA)은 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2) 사이에 제공될 수 있다. 상기 메모리 셀 스택(MCA)은 복수의 메모리 셀들(MC)을 포함할 수 있고, 상기 메모리 셀들은 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2)의 교차점들에 각각 제공될 수 있다. 상기 메모리 셀들(MC)은 행과 열을 이루며 이차원적으로 배열될 수 있다.
메모리 셀들(MC)의 각각은 가변 저항 패턴(VR) 및 선택 소자 패턴(200)를 포함할 수 있다. 가변 저항 패턴(VR) 및 상기 선택 소자 패턴(200)은 이들에 연결되는 한 쌍의 도전 라인들(CL1, CL2) 사이에서 서로 직렬로 연결될 수 있다. 일 예로, 상기 메모리 셀들(MC)의 각각에 포함된 가변 저항 패턴(VR) 및 선택 소자 패턴(200)은 대응하는 제1 도전 라인(CL1)과 대응하는 제2 도전 라인(CL2) 사이에서 서로 직렬로 연결될 수 있다. 도 2에서 선택 소자 패턴(200)의 상면 상에 가변 저항 패턴(VR)이 제공되는 것으로 도시되어 있으나, 본 발명의 실시예들은 이에 한정되지 않는다. 예를 들어, 도 2의 도시와 달리, 가변 저항 패턴(VR)의 상면 상에 선택 소자 패턴(200)이 제공될 수도 있다.
도 3은 본 발명의 실시예들에 따른 가변 저항 메모리 장치의 평면도이다. 도 4는 도 3의 I-I' 및 II-II'에 따른 단면도이다. 설명의 간소화를 위해, 하나의 메모리 셀 스택(MCA)을 기준으로 본 발명에 따른 가변 저항 메모리 장치를 설명한다.
도 3 및 도 4를 참조하면, 반도체 장치는 기판(100), 제1 도전 라인들(CL1), 메모리 셀들(MC), 몰드막(300), 및 제2 도전 라인들(CL2)을 포함할 수 있다. 메모리 셀들(MC)의 각각은 도 4와 같이 적층된 제1 전극 패턴(EP1), 선택 소자 패턴(200), 제2 전극 패턴(EP2), 가변 저항 패턴(VR), 및 제3 전극 패턴(EP3)을 포함할 수 있다.
제1 도전 라인들(CL1)이 기판(100) 상에 배치될 수 있다. 기판(100)은 반도체 기판을 포함할 수 있다. 제1 도전 라인들(CL1)은 도 3과 같이 제1 방향(D1)으로 연장되고 제2 방향(D2)을 따라 서로 이격될 수 있다. 제1 방향(D1)은 기판(100)의 상면(100a)에 평행할 수 있다. 제2 방향(D2)은 기판(100)의 상면(100a)에 평행하고, 제1 방향(D1)과 교차할 수 있다. 제1 도전 라인들(CL1)은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다.
제2 도전 라인들(CL2)이 기판(100) 상에서 제1 도전 라인들(CL1)을 가로지르도록 제공될 수 있다. 제2 도전 라인들(CL2)은 제2 방향(D2)으로 연장되고 제1 방향(D1)으로 서로 이격될 수 있다. 제2 도전 라인들(CL2)은 제3 방향(D3)을 따라 제1 도전 라인들(CL1)로부터 이격될 수 있다. 제3 방향(D3)은 기판(100)의 상면(100a)에 수직할 수 있다. 제2 도전 라인들(CL2)은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다. 제1 도전 라인들(CL1)은 워드 라인들일 수 있고, 제2 도전 라인들(CL2)은 비트 라인들일 수 있다. 이와 달리, 제1 도전 라인들(CL1)은 비트 라인들일 수 있고, 제2 도전 라인들(CL2)은 워드 라인들일 수 있다.
메모리 셀들(MC)이 제1 도전 라인들(CL1) 및 제2 도전 라인들(CL2) 사이에 배치될 수 있고, 제1 도전 라인들(CL1)과 제2 도전 라인들(CL2)의 교차점들에 각각 위치할 수 있다. 메모리 셀들(MC)은 제1 방향(D1) 및 제2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 메모리 셀들(MC)은 하나의 메모리 셀 스택(MCA)을 구성할 수 있다. 메모리 셀들(MC)의 각각은 제1 도전 라인들(CL1) 중 대응하는 제1 도전 라인(CL1)과, 제2 도전 라인들(CL2) 중 대응하는 제2 도전 라인(CL2) 사이에 제공될 수 있다.
메모리 셀들(MC)의 각각은 앞서 도 2에서 설명한 바와 같이 가변 저항 패턴(VR) 및 선택 소자 패턴(200)을 포함할 수 있다. 가변 저항 패턴(VR) 및 선택 소자 패턴(200)은 상기 대응하는 제1 도전 라인(CL1)과 상기 대응하는 제2 도전 라인(CL2) 사이에서 서로 직렬로 연결될 수 있다. 일 예로, 상기 가변 저항 패턴(VR)은 상기 대응하는 제1 도전 라인(CL1)과 상기 대응하는 제2 도전 라인(CL2)의 교차점에 국소적으로 제공되는 섬 형태일 수 있고, 상기 선택 소자 패턴(200)은 상기 대응하는 제1 도전 라인(CL1)과 상기 대응하는 제2 도전 라인(CL2)의 교차점에 국소적으로 제공되는 섬 형태일 수 있다. 선택 소자 패턴(200)이 기판(100)과 가변 저항 패턴(VR) 사이에 배치될 수 있다. 그러나, 본 발명의 개념은 이에 한정되지 않는다. 예를 들어, 가변 저항 패턴(VR)이 기판(100)과 선택 소자 패턴(200) 사이에 배치될 수 있다.
가변 저항 패턴(VR)은 저항 변화에 따라 정보를 저장하는 물질을 포함할 수 있다. 일 예로, 상기 가변 저항 패턴(VR)은 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 상기 가변 저항 패턴(VR)은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O, 및 C 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 상기 가변 저항 패턴(VR)은 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 상기 가변 저항 패턴(VR)은 Ge를 포함하는 층과 Ge를 포함하지 않는 층이 반복적으로 적층된 초격자 구조(예를 들어, GeTe층과 SbTe층이 반복적으로 적층된 구조)를 가질 수 있다.
다른 예로, 가변 저항 패턴(VR) 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수 있다.
선택 소자 패턴(200)은 스위칭 소자를 포함할 수 있다. 예를 들어, 선택 소자 패턴(200)은 비선형적(예를 들어, S자형) I-V 커브를 갖는 문턱(threshold) 스위칭 현상에 기초한 소자일 수 있다.
선택 소자 패턴(200)은 서로 접하는 제1 선택 소자 패턴(210) 및 제2 선택 소자 패턴(220)를 포함할 수 있다. 제1 선택 소자 패턴(210)은 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자를 포함할 수 있다. 상기 제1 선택 소자 패턴(210)은 상기 가변 저항 패턴(VR)보다 높은, 결정질-비정질 간의 상전이 온도를 가질 수 있다. 따라서, 본 발명의 실시예들에 따른 가변 저항 메모리 장치의 동작 시, 상기 가변 저항 패턴(VR)은 결정질과 비정질 사이에서 가역적으로 상변화가 이루어지나, 상기 제1 선택 소자 패턴(210)은 상변화 없이 실질적으로 비정질 상태를 유지할 수 있다. 본 명세서에서, 실질적으로 비정질 상태란 대상의 일부에 국소적으로(locally) 결정 입계가 존재하거나 국소적으로 결정화된 부분이 존재하는 것을 배제하지 않는다. 제1 선택 소자 패턴(210)은 칼코게나이드(chalcogenide) 물질을 포함할 수 있다. 상기 칼코게나이드 물질은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, 및 P 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 상기 칼코게나이드 물질은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중에서 적어도 하나를 포함할 수 있다. 일부 실시예들에 따르면, 제1 선택 소자 패턴(210)은 불순물(일 예로, C, N, B, 및 O 중 적어도 하나)을 더 포함할 수 있다. 다른 예로, 제1 선택 소자 패턴(210)은 Si, Hf, Zr, W, V, Nb, Ti, Ta, Mo, 및 Mg 중에서 적어도 하나를 포함하는 산화물 및/또는 질화물을 더 포함할 수 있다. 제1 선택 소자 패턴(210)은 제1 도전형을 나타낼 수 있다. 제1 도전형은 예를 들어, p형일 수 있다.
제2 선택 소자 패턴(220)이 기판(100)과 제1 선택 소자 패턴(210) 사이에 개재될 수 있다. 제2 선택 소자 패턴(220)은 제1 선택 소자 패턴(210)과 접합될 수 있다. 예를 들어, 제2 선택 소자 패턴(220)의 상면은 제1 선택 소자 패턴(210)과 물리적으로 접촉할 수 있다. 제2 선택 소자 패턴(220)은 제1 선택 소자 패턴(210)과 다른 물질을 포함할 수 있다. 제2 선택 소자 패턴(220)은 금속 산화물을 포함할 수 있고, 제2 도전형을 가질 수 있다. 제2 도전형은 제1 도전형과 다를 수 있다. 예를 들어, 제2 도전형은 n형일 수 있다. 예를 들어, 제2 선택 소자 패턴(220)은 아연(Zn), 인듐(In), 갈륨(Ga) 및 주석(Sn)으로 이루어진 군에서 선택된 적어도 1 개의 금속 및 산소(O)의 화합물을 포함할 수 있다. 일 예로, 제2 선택 소자 패턴(220)은 InO, GaO, ZnO, SnO, InGaO, InZnO, InSnO, GaZnO, GaSnO, ZnSnO, InGaZnSnO, 및 InGaZnO(IGZO, Indium Gallium Zinc Oxide)를 포함할 수 있다. 제2 선택 소자 패턴(220)은 불순물을 더 포함할 수 있고, 상기 불순물은 C, N, 및 B 중 적어도 하나를 포함할 수 있다. 다른 예로, 제2 선택 소자 패턴(220)은 Si, Hf, Zr, W, V, Nb, Ti, Ta, Mo, 및 Mg 중에서 적어도 하나를 포함하는 산화물 및/또는 질화물을 더 포함할 수 있다. 예를 들어, 제2 선택 소자 패턴(220)은 InTiZnO(ITZO, Indium Titanium Zinc Oxide)를 포함할 수 있다.
제2 선택 소자 패턴(220)이 제1 선택 소자 패턴(210)과 물리적으로 접촉함에 따라, PN접합(PN junction)을 형성할 수 있다. 이에 따라, 반도체 장치 동작 시, 선택 소자 패턴(200)은 정류 작용을 나타내어, 문턱 전압(Threshold Voltage) 특성 및/또는 누설 전류(leakage current) 특성이 개선될 수 있다. 반도체 장치의 신뢰성이 향상될 수 있다.
제2 선택 소자 패턴(220)은 제1 선택 소자 패턴(210)과 실질적으로 동일한 평면적을 가질 수 있다. 예를 들어, 제2 선택 소자 패턴(220)의 너비 및 길이는 제1 선택 소자 패턴(210)의 너비 및 길이와 각각 실질적으로 동일할 수 있다. 제2 선택 소자 패턴(220)은 평면적 관점에서 제1 선택 소자 패턴(210)과 완전히 오버랩될 수 있다.
제2 선택 소자 패턴(220)의 에너지 밴드 갭은 제1 선택 소자 패턴(210)의 에너지 밴드갭보다 더 클 수 있다. 예를 들어, 제2 선택 소자 패턴(220)의 에너지 밴드갭은 약 2.3eV 내지 4.0eV 일 수 있다. 제1 선택 소자 패턴(210)의 에너지 밴드갭은 약 1.1eV 내지 2.25eV일 수 있다. 제2 선택 소자 패턴(220)이 제1 선택 소자 패턴(210)보다 더 큰 에너지 밴드갭을 가져, 선택 소자 패턴(200)의 누설 전류가 더욱 감소될 수 있다.
제2 선택 소자 패턴(220)의 두께(T2)는 제1 선택 소자 패턴(210)의 두께(T1)보다 작을 수 있다. 제2 선택 소자 패턴(220)의 두께(T2)는 제1 선택 소자 패턴(210)의 두께(T1)의 약 5 % 내지 약 17% 일 수 있다. 제2 선택 소자 패턴(220)의 두께(T2)가 제1 선택 소자 패턴(210)의 두께(T1)의 5%미만인 경우, 제2 선택 소자 패턴(220)의 증착 공정이 과도하게 복잡해지거나 제2 선택 소자 패턴(220)가 불균일한 두께 또는 불균일한 조성을 가질 수 있다. 제2 선택 소자 패턴(220)의 두께(T2)가 제1 선택 소자 패턴(210)의 두께(T1)의 17% 초과인 경우, 선택 소자 패턴(200)의 스위칭 특성이 저하될 수 있다. 제2 선택 소자 패턴(220)의 두께(T2)는 예를 들어, 4Å 내지 50Å일 수 있다. 제1 선택 소자 패턴(210)의 두께(T1)는 예를 들어, 80Å 내지 300Å일 수 있다. 제2 선택 소자 패턴(220)의 두께(T2)가 4Å 미만인 경우, 제2 선택 소자 패턴(220)의 증착 공정이 과도하게 복잡해지거나 제2 선택 소자 패턴(220)가 불균일한 두께 또는 불균일한 조성을 가질 수 있다. 제2 선택 소자 패턴(220)의 두께(T2)가 50Å보다 큰 경우, 선택 소자 패턴(200)의 스위칭 특성이 저하될 수 있다.
메모리 셀들(MC) 각각은 선택 소자 패턴(200) 및 가변 저항 패턴(VR)에 더하여, 제1 전극 패턴(EP1), 제2 전극 패턴(EP2), 및 제3 전극 패턴(EP3) 중 적어도 하나를 더 포함할 수 있다.
제1 전극 패턴(EP1)은 선택 소자 패턴(200) 및 상기 대응하는 제1 도전 라인(CL1) 사이에 배치될 수 있다. 선택 소자 패턴(200)은 제1 전극 패턴(EP1)을 통해 상기 대응하는 제1 도전 라인(CL1)에 연결될 수 있다. 제1 전극 패턴(EP1)은 상기 제1 및 제2 도전 라인들(CL1, CL2)보다 비저항이 큰 물질을 포함할 수 있다. 제1 전극 패턴(EP1)은 금속 또는 탄소 함유 물질을 포함할 수 있다. 예를 들어, 제1 전극 패턴(EP1)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 및/또는 TiO 중 적어도 하나를 포함할 수 있다. 제2 선택 소자 패턴(220)은 제1 전극 패턴(EP1)과 접촉할 수 있다.
제2 전극 패턴(EP2)은 선택 소자 패턴(200) 및 가변 저항 패턴(VR) 사이에 제공될 수 있다. 제2 전극 패턴(EP2)은 선택 소자 패턴(200)을 사이에 두고 제1 전극 패턴(EP1)으로부터 이격될 수 있다. 제2 전극 패턴(EP2)은 선택 소자 패턴(200)과 상기 가변 저항 패턴(VR)을 전기적으로 연결할 수 있고, 선택 소자 패턴(200)과 상기 가변 저항 패턴(VR)의 직접적인 접촉을 방지할 수 있다. 제2 전극 패턴(EP2)은 금속 또는 탄소 함유 물질을 포함할 수 있다. 예를 들어, 제2 전극 패턴(EP2)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 및/또는 TaSiN을 포함할 수 있다. 제2 전극 패턴(EP2)은 제1 선택 소자 패턴(210)과 물리적으로 접촉할 수 있다.
제3 전극 패턴(EP3)은 가변 저항 패턴(VR) 및 상기 대응하는 제2 도전 라인(CL2) 사이에 배치될 수 있다. 가변 저항 패턴(VR)은 제3 전극 패턴(EP3)을 통해 상기 대응하는 제2 도전 라인(CL2)에 연결될 수 있다. 제3 전극 패턴(EP3)은 가변 저항 패턴(VR)을 사이에 두고 제2 전극 패턴(EP2)으로부터 이격될 수 있다. 제3 전극 패턴(EP3)은 일 예로, 대응하는 제1 도전 라인(CL1)과 대응하는 제2 도전 라인(CL2) 사이의 교차점에 국소적으로 제공되는 섬 형태일 수 있다. 제3 전극 패턴(EP3)은 금속 또는 탄소 함유 물질을 포함할 수 있다. 예를 들어, 제3 전극 패턴(EP3)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 및/또는 TiO 중 적어도 하나를 포함할 수 있다.
몰드막(300)이 기판(100) 및 복수의 제1 도전 라인들(CL1) 상에 배치될 수 있다. 몰드막(300)은 메모리 셀들(MC)의 측벽들 사이의 갭 영역들 채울 수 있다. 예를 들어, 몰드막(300)은 기판(100)의 상면(100a), 제1 도전 라인들(CL1)의 상면들, 제1 전극 패턴(EP1)의 측벽들, 제1 및 제2 선택 소자 패턴들(210, 220)의 측벽들, 제2 전극 패턴(EP2)의 측벽들, 가변 저항 패턴(VR)의 측벽들, 및 제3 전극 패턴(EP3)의 측벽들 상에 제공될 수 있다. 몰드막(300)은 실리콘계 절연물질을 포함할 수 있다. 몰드막(300)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다. 도시되지 않았으나, 몰드막(300)은 복수의 막들을 포함할 수 있다.
제2 도전 라인들(CL2)은 몰드막(300) 및 제3 전극 패턴(EP3) 상에 배치될 수 있다. 제2 도전 라인들(CL2)은 앞서 설명한 바와 같다.
도 5는 본 발명의 실시예들에 반도체 장치를 설명하기 위한 도면으로, 도 3의 I-I' 및 II-II'을 따라 자른 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3 및 도 5를 참조하면, 반도체 장치는 기판(100), 제1 도전 라인들(CL1), 제1 전극 패턴(EP1), 선택 소자 패턴(200), 제2 전극 패턴(EP2), 가변 저항 패턴(VR), 제3 전극 패턴(EP3), 몰드막(300), 및 제2 도전 라인들(CL2)에 더하여, 제1 배리어 패턴(410), 제2 배리어 패턴(420), 및 패시베이션 패턴(350) 포함할 수 있다.
제1 배리어 패턴(410)은 제2 전극 패턴(EP2) 및 가변 저항 패턴(VR) 사이에 개재될 수 있다. 가변 저항 패턴(VR)은 제1 배리어 패턴(410)에 의해 제2 전극 패턴(EP2)과 물리적으로 접촉하지 않을 수 있다. 제1 배리어 패턴(410)은 가변 저항 패턴(VR)에 포함된 물질이 제2 전극 패턴(EP2)으로 확산되는 것을 방지할 수 있다. 제1 배리어 패턴(410)은 금속 및/또는 금속 질화물을 포함할 수 있다. 예를 들어, 제1 배리어 패턴(410)은 W 및/또는 WN을 포함할 수 있다. 다른 예로, 제1 배리어 패턴(410)은 Ti, Ta, TiN, 및/또는 TaN을 포함할 수 있다.
제2 배리어 패턴(420)은 가변 저항 패턴(VR) 및 제3 전극 패턴(EP3) 사이에 개재될 수 있다. 가변 저항 패턴(VR)은 제2 배리어 패턴(420)에 의해 제3 전극 패턴(EP3)과 물리적으로 접촉하지 않을 수 있다. 제2 배리어 패턴(420)은 가변 저항 패턴(VR)에 포함된 물질이 제3 전극 패턴(EP3)으로 확산되는 것을 방지할 수 있다. 제2 배리어 패턴(420)은 금속 및/또는 금속 질화물을 포함할 수 있다. 예를 들어, 제2 배리어 패턴(420)은 W 및/또는 WN을 포함할 수 있다. 다른 예로, 제2 배리어 패턴(420)은 Ti, Ta, TiN, 및/또는 TaN을 포함할 수 있다.
패시베이션 패턴(350)은 기판(100)과 몰드막(300) 사이, 제1 도전 라인들(CL1)과 몰드막(300) 사이, 및 메모리 셀들(MC)과 몰드막(300) 사이에 개재될 수 있다. 패시베이션 패턴(350)은 제1 도전 라인들(CL1)의 측벽들과 상면들, 제1 전극 패턴(EP1)의 측벽들, 제1 및 제2 선택 소자 패턴들(210, 220)의 측벽들, 제2 전극 패턴(EP2)의 측벽들, 가변 저항 패턴(VR)의 측벽들, 및 제3 전극 패턴(EP3)의 측벽들을 덮을 수 있다. 패시베이션 패턴(350)은 몰드막(300)과 복수의 도전 라인들(CL2) 사이에 개재되지 않을 수 있다. 패시베이션 패턴(350)은 실리콘계 절연 물질을 포함할 수 있다. 패시베이션 패턴(350)은 몰드막(300)과 다른 물질을 포함할 수 있다. 예를 들어, 패시베이션 패턴(350)은 실리콘 질화막, 실리콘 산화 질화막, 실리콘 탄화질화막, 및/또는 실리콘 탄화산화 질화막을 포함할 수 있다. 패시베이션 패턴(350)은 단일층 또는 다중층(예를 들어, 이중층)일 수 있다.
도시된 바와 달리, 제1 배리어 패턴(410), 제2 배리어 패턴(420), 및 패시베이션 패턴(350) 중에서 적어도 하나는 생략될 수 있다.
도 6은 본 발명의 실시예들에 반도체 장치를 설명하기 위한 도면으로, 도 3의 I-I' 및 II-II'에 대응하는 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3 및 도 6을 참조하면, 반도체 장치는 기판(100), 제1 도전 라인들(CL1), 메모리 셀들(MC), 몰드막(300), 제2 도전 라인들(CL2), 및 패시베이션 패턴(350) 포함할 수 있다. 메모리 셀들(MC) 각각은 도 3 내지 도 5를 참조하여 설명한 바와 실질적으로 동일한 제1 전극 패턴(EP1), 제1 및 제2 선택 소자 패턴들(210, 220), 제2 전극 패턴(EP2), 제1 배리어 패턴(410), 가변 저항 패턴(VR), 제2 배리어 패턴(420), 및 제3 전극 패턴(EP3)을 포함할 수 있다.
다만, 제2 선택 소자 패턴(220)은 제1 선택 소자 패턴(210)의 상면 및 제2 전극 패턴(EP2) 사이에 개재될 수 있다. 제2 선택 소자 패턴(220)의 하면은 제1 선택 소자 패턴(210)의 상면과 접하고, 제2 선택 소자 패턴(220)의 상면은 제2 전극 패턴(EP2)과 접촉할 수 있다.
도 7a는 본 발명의 실시예들에 반도체 장치를 설명하기 위한 도면으로, 도 3의 I-I' 및 II-II'을 따라 자른 단면들에 대응된다. 도 7b는 본 발명의 실시예들에 반도체 장치를 설명하기 위한 도면으로, 도 3의 I-I' 및 II-II'을 따라 자른 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 도 7a 및 도 7b의 설명에 있어서, 도 3을 함께 참조한다.
도 7a 및 도 7b를 참조하면, 반도체 장치는 기판(100), 제1 도전 라인들(CL1), 메모리 셀들(MC), 제2 도전 라인들(CL2), 몰드막(300), 및 패시베이션 패턴(350) 포함할 수 있다. 메모리 셀들(MC) 각각은 적층된 제1 전극 패턴(EP1), 제1 배리어 패턴(410), 가변 저항 패턴(VR), 제2 배리어 패턴(420), 제2 전극 패턴(EP2), 선택 소자 패턴(200), 및 제3 전극 패턴(EP3)을 포함할 수 있다.
가변 저항 패턴(VR)은 기판(100) 및 선택 소자 패턴(200) 사이에 배치될 수 있다. 제1 전극 패턴(EP1)은 제1 도전 라인들(CL1) 중 대응되는 것의 상면 상에 배치될 수 있다. 제3 전극 패턴(EP3)은 선택 소자 패턴(200) 및 제2 도전 라인들(CL2) 중 대응되는 것의 사이에 개재될 수 있다.
도 7a와 같이 제2 선택 소자 패턴(220)는 제1 선택 소자 패턴(210)의 상면 및 제3 전극 패턴(EP3) 사이에 개재되어, 제1 선택 소자 패턴(210)의 상면과 접할 수 있다.
도 7b와 같이 제2 선택 소자 패턴(220)은 제1 선택 소자 패턴(210)의 하면 및 제2 전극 패턴(EP2) 사이에 개재되어, 제1 선택 소자 패턴(210)의 하면과 접할 수 있다.
도 8a는 본 발명의 실시예들에 반도체 장치를 설명하기 위한 도면으로, 도 3의 I-I' 및 II-II'을 따라 자른 단면들에 대응된다. 도 8b는 본 발명의 실시예들에 반도체 장치를 설명하기 위한 도면으로, 도 3의 I-I' 및 II-II'을 따라 자른 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 도 8a 및 도 8b의 설명에 있어서, 도 3을 함께 참조한다.
도 8a 및 도 8b를 참조하면, 반도체 장치는 기판(100), 제1 도전 라인들(CL1), 메모리 셀들(MC), 몰드막(300), 제2 도전 라인들(CL2), 및 패시베이션 패턴(350)에 더하여, 절연 패턴(500)을 포함할 수 있다. 메모리 셀들(MC) 각각은 순서대로 적층된 제1 전극 패턴(EP1), 선택 소자 패턴(200), 제2 전극 패턴(EP2), 가변 저항 패턴(VR), 제2 배리어 패턴(420), 및 제3 전극 패턴(EP3)을 포함할 수 있다.
절연 패턴(500)은 제2 전극 패턴(EP2)의 상면 상에 배치될 수 있다. 절연 패턴(500)은 트렌치(509)를 갖고, 상기 트렌치(509)는 절연 패턴(500)의 상면 상에 형성될 수 있다. 트렌치(509)는 절연 패턴(500)을 관통하여, 제2 전극 패턴(EP2)을 노출시킬 수 있다.
메모리 셀들(MC) 각각은 하부 배리어막(450)을 포함할 수 있다. 하부 배리어막(450)은 트렌치(509)의 하부에 제공될 수 있다. 하부 배리어막(450)은 제2 전극 패턴(EP2)와 가변 저항 패턴(VR) 사이에 배치될 수 있다. 하부 배리어막(450)은 제2 전극 패턴(EP2) 및 가변 저항 패턴(VR)과 전기적으로 연결될 수 있다. 하부 배리어막(450)은 도전 물질을 포함할 수 있다. 하부 배리어막(450)은 예를 들어, 티타늄(Ti) 및/또는 티타늄 질화물(TiN)을 포함할 수 있다. 다른 예로, 하부 배리어막(450)은 W, WN, Ta 및/또는 TaN을 포함할 수 있다. 하부 배리어막(450)은 제2 배리어 패턴(420)과 다른 물질을 포함할 수 있으나, 이에 제한되지 않는다.
가변 저항 패턴(VR)은 하부 배리어막(450)의 상면 상에 배치되어, 트렌치(509)의 잔부를 채울 수 있다. 가변 저항 패턴(VR)의 상면은 절연 패턴(500)의 상면과 실질적으로 동일한 레벨에 배치될 수 있다. 가변 저항 패턴(VR)은 하부 배리어막(450)을 통해 제2 전극 패턴(EP2)과 전기적으로 연결될 수 있다. 가변 저항 패턴(VR)은 하부 배리어막(450)에 의해 제2 전극 패턴(EP2)과 물리적으로 접촉하지 않을 수 있다. 하부 배리어막(450)은 가변 저항 패턴(VR)에 포함된 물질이 제2 전극 패턴(EP2)으로 확산되는 것을 방지할 수 있다. 도시되지 않았으나, 도 5를 참조하여 설명한 설명한 제1 배리어 패턴(도 5에서 410)이 제2 전극 패턴(EP2)과 하부 배리어막(450) 사이에 더 개재될 수 있다. 제1 배리어 패턴(410)은 제2 전극 패턴(EP2)과 절연 패턴(500) 사이로 더 연장될 수 있다.
도 8a와 같이 제2 선택 소자 패턴(220)은 제1 선택 소자 패턴(210)의 하면 및 제1 전극 패턴(EP1) 사이에 개재되어, 제1 선택 소자 패턴(210)의 하면과 접할 수 있다.
도 8b와 같이 제2 선택 소자 패턴(220)는 제1 선택 소자 패턴(210)의 상면 및 제2 전극 패턴(EP2) 사이에 개재되어, 제1 선택 소자 패턴(210)의 상면과 접할 수 있다.
도 9a는 본 발명의 실시예들에 반도체 장치를 설명하기 위한 도면으로, 도 3의 I-I' 및 II-II'을 따라 자른 단면들에 대응된다. 도 9b는 본 발명의 실시예들에 반도체 장치를 설명하기 위한 도면으로, 도 3의 I-I' 및 II-II'을 따라 자른 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 도 9a 및 도 9b의 설명에 있어서, 도 3을 함께 참조한다.
도 9a 및 도 9b를 참조하면, 반도체 장치는 기판(100), 제1 도전 라인들(CL1), 메모리 셀들(MC), 몰드막(300), 제2 도전 라인들(CL2), 및 패시베이션 패턴(350)에 더하여, 절연 패턴(500)을 포함할 수 있다. 메모리 셀들(MC) 각각은 순서대로 적층된 제1 전극 패턴(EP1), 하부 배리어막(450), 가변 저항 패턴(VR), 제2 배리어 패턴(420), 제2 전극 패턴(EP2), 선택 소자 패턴(200), 및 제3 전극 패턴(EP3)을 포함할 수 있다.
절연 패턴(500)은 제1 전극 패턴(EP1)과 제2 전극 패턴(EP2) 사이에 개재될 수 있다. 트렌치(509)은 제1 전극 패턴(EP1)을 노출시킬 수 있다. 하부 배리어막(450) 및 가변 저항 패턴(VR)은 트렌치(509) 내에 배치될 수 있다. 하부 배리어막(450)은 제1 전극 패턴(EP1)과 가변 저항 패턴(VR) 사이에 개재될 수 있다.
도 9a와 같이 제2 선택 소자 패턴(220)은 제1 선택 소자 패턴(210)의 상면 및 제3 전극 패턴(EP3) 사이에 개재되어, 제1 선택 소자 패턴(210)의 상면과 접할 수 있다.
도 9b와 같이 제2 선택 소자 패턴(220)은 제1 선택 소자 패턴(210)의 하면 및 제2 전극 패턴(EP2) 사이에 개재되어, 제1 선택 소자 패턴(210)의 하면과 접할 수 있다.
도 6, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 및 도 9b의 설명에 있어서, 제1 배리어 패턴(410), 제2 배리어 패턴(420), 및 패시베이션 패턴(350) 중에서 적어도 하나는 생략될 수 있다.
본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 전극 패턴들 및 도전 라인들을 기술하기 위해서 사용되었지만, 이들 전극 패턴들 또는 도전 라인들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 전극 패턴 또는 도전 라인을 다른 전극 패턴 또는 도전 라인과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1 전극 패턴으로 언급된 구성이 다른 실시예에서는 제3 도전 패턴으로 언급될 수도 있다. 마찬 가지로, 어느 한 실시예에서 제1 도전 라인으로 언급된 구성이 다른 실시예에서 제2 도전 라인으로 언급될 수 있다.
이하, 본 발명의 실험예를 참조하여, 선택 소자 패턴의 제조 및 그 특성 평가를 설명한다.
1. 선택 소자 패턴의 제조
[비교예]
Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 적어도 하나를 포함하는 막을 증착하여, 제1 선택 소자 패턴을 220Å 두께로 형성한다. 이 때, 제1 선택 소자 패턴은 C, N, B, 및 O 중 적어도 하나를 불순물로 더 포함할 수 있다. 제1 선택 소자 패턴의 상면과 하면 상에 하부 전극 및 상부 전극을 각각 형성한다. 하부 전극 및 상부 전극은 탄소를 사용하여 제조한다.
[실험예]
비교예와 동일한 방법으로 제1 선택 소자 패턴을 증착한다. 다만, 제1 선택 소자 패턴은 200Å의 두께로 형성한다. 제1 선택 소자 패턴 상에 InGaZnO 박막을 20Å 두께로 증착하여 제2 선택 소자 패턴을 형성한다. 이에 따라, 제1 선택 소자 패턴과 제2 선택 소자 패턴을 포함하는 선택 소자 패턴이 제조될 수 있다. 상기 선택 소자 패턴의 상면과 하면 상에 하부 전극 및 상부 전극을 각각 형성한다. 하부 전극 및 상부 전극은 탄소를 사용하여 제조한다.
2. 선택 소자 패턴의 특성 평가
(1) 정류 작용 평가
실험예의 선택 소자 패턴을 사용하여 전압 스윕(voltage sweep)에 따른 전류 변화를 측정한다. 이 때, 전압 스윕은 3회이상 반복한다.
도 10은 실험예의 선택 소자 패턴의 전압에 따른 전류 변화를 나타낸 그래프이다. 도 10에서 b는 1차 전압 스윕의 측정 결과로, 평가 장치를 턴온(turn on)시켰을 때 측정 결과이다. a는 3차 전압 스윕의 측정 결과이다.
도 10을 참조하면, 실험예에 따른 선택 소자 패턴이 정류 작용을 나타내는 것을 확인할 수 있다. 실시예들에 따르면, 제2 선택 소자 패턴은 제1 선택 소자 패턴과 PN 접합을 이루므로, 제1 및 제2 선택 소자 패턴들을 포함하는 선택 소자 패턴은 정류 특성을 나타낼 수 있다.
(2) 내구성(endurance) 평가
비교예 및 실험예의 선택 소자 패턴들의 스위칭 온 오프 동작을 반복하여 수행하여, 전류 및 전압의 변화를 측정하였다. 전류 및 전압이 정상 범위에 해당하는 스위칭 횟수를 측정하였다. 즉, 정상 범위에 해당하는 스위칭 횟수는 스위칭이 이루어지지 않는 것 및 스위칭이 이루어지더도 표준 범위를 벗어나는 것 중 어느 하나에 해당할 때까지의 스위칭 횟수를 의미할 수 있다.
표 1은 비교예의 선택 소자 패턴 및 실험예의 선택 소자 패턴의 내구성을 평가한 결과이다.
| 비교예 | 실험예 | |
| 스위칭 횟수 (번) | 1.1X108 | 1X109 |
표 1 및 도 4를 참조하면, 실험예의 선택 소자 패턴(200)의 스위칭 횟수가 비교예의 선택 소자 패턴의 스위칭 횟수보다 큰 것을 관찰할 수 있다. 실험예의 선택 소자 패턴(200)은 제1 선택 소자 패턴(210) 및 제1 선택 소자 패턴(210)과 접합하는 제2 선택 소자 패턴(220)을 포함하여, 향상된 내구성을 가질 수 있다. 실시예들에 따르면, 선택 소자 패턴(220)의 동작이 반복되더라도, 개선된 누설 전류 특성 및 개선된 문턱 전압 특성이 장시간 유지될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다.
Claims (20)
- 기판 상에 수평적으로 배열된 메모리 셀들을 포함하되, 상기 메모리 셀들의 각각은 상기 기판 상에 수직하게 적층된 선택 소자 패턴 및 가변 저항 패턴을 포함하고,
상기 선택 소자 패턴은:
칼코게나이드(chalcogenide) 물질을 포함하는 제1 선택 소자 패턴; 및
금속 산화물을 포함하고, 상기 제1 선택 소자 패턴과 접합하는 제2 선택 소자 패턴을 포함하는 가변 저항 메모리 장치.
- 제 1항에 있어서,
상기 제2 선택 소자 패턴은 상기 제1 선택 소자 패턴과 PN 접합을 이루는 가변 저항 메모리 장치.
- 제 1항에 있어서,
상기 제2 선택 소자 패턴은 상기 제1 선택 소자 패턴보다 더 큰 에너지 밴드갭을 갖는 가변 저항 메모리 장치.
- 제 3항에 있어서,
상기 제1 선택 소자 패턴의 에너지 밴드갭은 1.1eV 내지 2.25eV 이고,
상기 제2 선택 소자 패턴의 에너지 밴드갭은 2.3eV 내지 4.0eV 인 가변 저항 메모리 장치.
- 제 3항에 있어서,
상기 칼코게나이드 물질은 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 적어도 하나를 포함하고,
상기 제2 선택 소자 패턴의 상기 금속 산화물은 아연(Zn), 인듐(In), 갈륨(Ga) 및 주석(Sn)으로 이루어진 군에서 선택된 적어도 1 개의 금속 및 산소(O)의 화합물을 포함하는 가변 저항 메모리 장치.
- 제 1항에 있어서,
상기 메모리 셀들 각각은 적층된 제1 전극, 제2 전극, 및 제3 전극을 더 포함하되,
상기 선택 소자 패턴은 상기 제1 및 제2 전극들 사이에 배치되고, 상기 가변 저항 패턴은 상기 제2 및 제3 전극들 사이에 배치되고,
상기 제1 선택 소자 패턴은 상기 제1 전극 및 상기 제2 전극 중 어느 하나와 접촉하고,
상기 제2 선택 소자 패턴은 상기 제1 전극 및 상기 제2 전극 중 다른 하나와 접촉하는 가변 저항 메모리 장치.
- 제 6항에 있어서,
상기 제2 선택 소자 패턴은 상기 제1 전극 및 상기 제1 선택 소자 패턴 사이에 개재된 가변 저항 메모리 장치.
- 제 1항에 있어서,
상기 기판 상에서 제1 방향과 나란한 장축을 갖는 제1 도전 라인들; 및
상기 제1 도전 라인들과 교차하는 제2 방향으로 연장되는 장축을 갖는 제2 도전 라인을 더 포함하되,
상기 메모리 셀들은 상기 제1 도전 라인들 및 상기 제2 도전 라인이 교차하는 영역들에 각각 배치되는 가변 저항 메모리 장치.
- 제 1항에 있어서,
상기 제2 선택 소자 패턴의 두께는 상기 제1 선택 소자 패턴의 두께의 5 % 내지 17% 인 가변 저항 메모리 장치.
- 기판 상에 배치되고, 서로 이격되는 제1 도전 라인들;
상기 제1 도전 라인들 상에 각각 배치되는 메모리 셀들, 상기 메모리 셀들의 각각은 수직하게 적층된 선택 소자 패턴 및 가변 저항 패턴을 포함하는 것; 및
상기 제1 도전 라인들을 가로지르고 상기 메모리 셀들에 연결되는 제2 도전 라인을 포함하되,
상기 선택 소자 패턴은:
칼코게나이드(chalcogenide) 물질을 포함하는 제1 선택 소자 패턴; 및
상기 제1 선택 소자 패턴과 물리적으로 접촉하고, 금속 산화물을 포함하는 제2 선택 소자 패턴을 포함하는 반도체 장치.
- 제 10항에 있어서,
상기 제2 선택 소자 패턴은 상기 제1 선택 소자 패턴보다 더 큰 에너지 밴드갭을 갖는 반도체 장치.
- 제 10항에 있어서,
상기 제2 선택 소자 패턴은 상기 제1 선택 소자 패턴과 다른 도전형을 갖는 반도체 장치.
- 제 10항에 있어서,
상기 메모리 셀들 각각은 제1 전극, 제2 전극, 및 제3 전극을 더 포함하되, 상기 선택 소자 패턴은 상기 제1 전극 및 상기 제2 전극 사이에 배치되고, 상기 가변 저항 패턴은 상기 제2 전극 및 상기 제3 전극 사이에 배치되고,
상기 제1 선택 소자 패턴은 상기 제1 전극 및 상기 제2 전극 중 어느 하나와 접촉하고,
상기 제2 선택 소자 패턴은 상기 제1 전극 및 상기 제2 전극 중 다른 하나와 접촉하는 반도체 장치.
- 제 10항에 있어서,
상기 메모리 셀들 각각은:
트렌치를 갖는 절연 패턴; 및
상기 트렌치의 하부에 제공된 하부 배리어막을 더 포함하고,
상기 가변 저항 패턴은 상기 하부 배리어막의 상면 상에 배치되어, 상기 트렌치의 잔부를 채우는 반도체 장치.
- 제 10항에 있어서,
상기 제1 선택 소자 패턴의 두께 80Å 내지 300 Å이고,
상기 제2 선택 소자 패턴의 두께는 4Å 내지 50Å 인 반도체 장치.
- 기판;
상기 기판 상에서 제1 방향과 나란한 장축을 갖는 제1 도전 라인;
상기 제1 도전 라인 상에 배치되고, 상기 제1 방향에 교차하는 제2 방향과 나란한 장축을 갖는 제2 도전 라인; 및
상기 제1 도전 라인과 상기 제2 도전 라인 사이에 배치되고, 상기 제1 도전 라인과 상기 제2 도전 라인의 교차점에 배치되는 메모리 셀을 포함하되,
상기 메모리 셀은:
선택 소자 패턴;
상기 선택 소자 패턴 상의 가변 저항 패턴;
상기 선택 소자 패턴 및 상기 제1 도전 라인 사이의 제1 전극;
상기 선택 소자 패턴 및 상기 가변 저항 패턴 사이의 제2 전극; 및
상기 가변 저항 패턴 및 상기 제2 도전 라인 사이의 제3 전극을 포함하고,
상기 선택 소자 패턴은:
칼코게나이드(chalcogenide) 물질을 포함하는 제1 선택 소자 패턴; 및
금속 산화물을 포함하고, 상기 제1 선택 소자 패턴과 접합하는 제2 선택 소자 패턴을 포함하는 가변 저항 메모리 장치.
- 제 16항에 있어서,
상기 제2 선택 소자 패턴은 상기 제1 선택 소자 패턴보다 더 큰 에너지 밴드갭을 갖는 가변 저항 메모리 장치.
- 제 16항에 있어서,
상기 제2 선택 소자 패턴은 상기 제1 선택 소자 패턴과 PN 접합을 이루는 가변 저항 메모리 장치.
- 제 16항에 있어서,
상기 메모리 셀들 각각은:
상기 제2 전극과 상기 가변 저항 패턴 사이에 개재된 제1 배리어 패턴을 더 포함하되, 상기 가변 저항 패턴은 상기 제2 전극과 이격된 가변 저항 메모리 장치.
- 제 16항에 있어서,
상기 메모리 셀들 각각은:
상기 가변 저항 패턴과 상기 제3 전극 사이에 개재된 제2 배리어 패턴을 더 포함하고, 상기 가변 저항 패턴은 상기 제3 전극과 이격된 가변 저항 메모리 장치.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal |