KR20100101394A - 산화물 다이오드와 그 제조방법 및 산화물 다이오드를 포함하는 전자소자 - Google Patents
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Abstract
산화물 다이오드와 그 제조방법 및 산화물 다이오드를 포함하는 전자소자에 관해 개시되어 있다. 개시된 산화물 다이오드는 플라즈마 처리된 n형 산화물층과 그 위에 형성된 p형 산화물층을 포함할 수 있다. 상기 플라즈마는 질소를 포함하는 플라즈마일 수 있다.
Description
본 개시는 산화물 다이오드 및 이를 포함하는 전자소자에 관한 것이다.
산화물 반도체는 저온에서 형성 가능하고, 높은 이동도를 갖는 등 다양한 이점을 갖기 때문에, 이를 다양한 전자소자에 적용하고자 하는 연구가 이루어지고 있다.
그러나 산화물은 실리콘에 비해 도핑 농도 조절이 어렵고, 소정의 물질층(예컨대, 다른 산화물)과 이상 접합될 가능성이 있으며, 기존의 양산라인과 호환성이 떨어지는 등의 문제가 있다. 이로 인해, 산화물 반도체를 적용한 전자소자의 개발은 용이하지 않다.
우수한 성능을 갖는 산화물 다이오드 및 그 제조방법을 제공한다.
상기 산화물 다이오드를 포함하는 전자소자를 제공한다.
본 발명의 일 실시예는 상면이 플라즈마 처리된 n형 산화물층; 및 상기 n형 산화물층의 상면에 구비된 p형 산화물층;을 포함하는 다이오드를 제공한다.
상기 n형 산화물층은 InZn 산화물, InSn 산화물, Zn 산화물, Sn 산화물, Ti 산화물 및 이들의 혼합물 중 하나를 포함할 수 있다.
상기 p형 산화물층은 Cu 산화물, Ni 산화물, CuAl 산화물, ZnRh 산화물, SrCu 산화물 및 이들의 혼합물 중 하나를 포함할 수 있다.
상기 n형 산화물층의 상면은 질소를 포함하는 플라즈마로 처리될 수 있다.
상기 플라즈마는 N2O 플라즈마 또는 N2 플라즈마일 수 있다.
본 발명의 다른 실시예는 n형 산화물층을 형성하는 단계; 상기 n형 산화물층의 상면을 플라즈마로 처리하는 단계; 및 상기 n형 산화물층의 상면에 p형 산화물층을 형성하는 단계;를 포함하는 다이오드의 제조방법을 제공한다.
상기 n형 산화물층은 InZn 산화물, InSn 산화물, Zn 산화물, Sn 산화물, Ti 산화물 및 이들의 혼합물 중 하나로 형성할 수 있다.
상기 p형 산화물층은 Cu 산화물, Ni 산화물, CuAl 산화물, ZnRh 산화물, SrCu 산화물 및 이들의 혼합물 중 하나로 형성할 수 있다.
상기 플라즈마는 질소를 포함하는 플라즈마일 수 있다.
상기 플라즈마는 N2O 플라즈마 또는 N2 플라즈마일 수 있다.
본 발명의 다른 실시예는 전술한 본 발명의 실시예에 따른 다이오드를 포함하는 전자소자를 제공한다.
상기 전자소자는, 예컨대, 메모리소자일 수 있다. 이 경우, 상기 메모리소자는 상기 다이오드에 연결된 데이터저장체를 포함할 수 있다.
본 발명의 다른 실시예는 적어도 하나의 제1전극; 상기 적어도 하나의 제1전극 위로 이격된 적어도 하나의 제2전극; 및 상기 제1 및 제2전극 사이에 구비된 것으로, 저항변화층과 스위칭소자를 포함하는 적층구조물;을 구비하고, 상기 스위칭소자는 전술한 본 발명의 실시예에 따른 다이오드인 저항성 메모리소자를 제공한다.
상기 다이오드의 n형 산화물층은 InZn 산화물, InSn 산화물, Zn 산화물, Sn 산화물, Ti 산화물 및 이들의 혼합물 중 하나를 포함할 수 있다.
상기 다이오드의 p형 산화물층은 Cu 산화물, Ni 산화물, CuAl 산화물, ZnRh 산화물, SrCu 산화물 및 이들의 혼합물 중 하나를 포함할 수 있다.
상기 다이오드의 n형 산화물층의 상면은 질소를 포함하는 플라즈마로 처리될 수 있다.
다수의 상기 제1전극이 배선 형태를 갖고 서로 평행하게 배열될 수 있다. 상 기 제1전극들과 교차하도록, 다수의 상기 제2전극이 배선 형태를 갖고 서로 평행하게 배열될 수 있으며, 상기 제1 및 제2전극의 교차점에 상기 적층구조물이 구비될 수 있다.
상기 적어도 하나의 제1전극 아래로 이격된 적어도 하나의 제3전극; 상기 제1 및 제3전극 사이에 구비된 것으로, 별도의 저항변화층 및 별도의 스위칭소자를 포함하는 별도의 적층구조물;이 더 구비될 수 있다.
상기 별도의 스위칭소자는 다이오드일 수 있다.
상기 스위칭소자와 상기 별도의 스위칭소자는 정류 방향이 반대이거나 동일할 수 있다.
상기 제1전극 상에 상기 스위칭소자, 상기 저항변화층 및 상기 제2전극이 차례로 구비될 수 있고, 상기 제1전극 아래에 상기 별도의 스위칭소자, 상기 별도의 저항변화층 및 상기 제3전극이 차례로 구비될 수 있다.
다수의 상기 제1전극이 배선 형태를 갖고 서로 평행하게 배열될 수 있고, 상기 제1전극들과 교차하도록, 다수의 상기 제3전극이 배선 형태를 갖고 서로 평행하게 배열될 수 있으며, 상기 제1 및 제3전극의 교차점에 상기 별도의 적층구조물이 구비될 수 있다.
상기 저항성 메모리소자는 1D(diode)-1R(resistor) 셀 구조를 갖는 다층 교차점 메모리소자일 수 있다.
본 발명의 실시예에 따르면, 우수한 정류 특성을 갖는 산화물 다이오드를 구 현할 수 있다. 이 다이오드를 다양한 전자소자에 적용할 수 있다.
이하, 본 발명의 실시예에 따른 다이오드와 그 제조방법 및 다이오드를 포함하는 전자소자를 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다.
도 1은 본 발명의 일 실시예에 따른 다이오드를 보여준다.
도 1을 참조하면, 하부전극(10) 상에 n형 산화물층(20), p형 산화물층(30) 및 상부전극(40)이 차례로 구비될 수 있다. n형 산화물층(20)의 상면, 즉, p형 산화물층(30)과 접합된 면은 플라즈마 처리된 면일 수 있다.
n형 산화물층(20)은, 예컨대, InZn 산화물, InSn 산화물, Zn 산화물, Sn 산화물, Ti 산화물 및 이들의 혼합물 중 하나를 포함할 수 있다. InZn 산화물, 즉, InZnOx(여기서, x는 0＜x≤2.5)의 경우, 자연적으로 발생한 Zn 간극(interstitial) 및 O 공공(vacancy)에 의해, 격자 외에 존재하거나 O와 결합하지 못한 Zn2 +가 억셉터(acceptor)로 작용하여 n형 반도체가 될 수 있다. 이와 유사하게, InSn 산화물(InSnO), Zn 산화물(ZnO), Sn 산화물(SnO2), Ti 산화물(TiO2) 등도 O 공공(vacancy)에 의해 n형 반도체가 될 수 있다.
p형 산화물층(30)은, 예컨대, Cu 산화물, Ni 산화물, CuAl 산화물, ZnRh 산화물, SrCu 산화물 및 이들의 혼합물 중 하나를 포함할 수 있다. Cu 산화물은 CuOx(여기서, x는 x≥1)일 수 있는데, CuOx(여기서, x는 x≥1)의 경우, 자연적으로 발생한 Cu 결핍(deficiency)에 의해, Cu와 결합하지 못한 O2 -가 도너(donor)로 작용하여 p형 반도체가 될 수 있다. Cu 산화물의 다른 예인 Cu2O도 p형 반도체가 될 수 있다. 이와 유사하게, Ni 산화물(NiO), CuAl 산화물(CuAlO2), ZnRh 산화물(ZnRh2O4), SrCu 산화물(SrCu2O2) 등도 도너(donor)로 작용하는 O2 -에 의해 p형 반도체가 될 수 있다.
n형 산화물층(20)의 상면이 플라즈마 처리됨에 따라, n형 산화물층(20)과 p형 산화물층(30)간 접합 특성이 향상될 수 있다. 이에 대해 보다 상세히 설명하면, n형 산화물층(20)의 상면부에 과도한 O 공공(vacancy)이 존재할 수 있는데, 이로 인해, n형 산화물층(20) 상면부의 전기전도도가 원치 않은 수준으로 높아질 수 있다. 상기 플라즈마 처리는 과도한 O 공공(vacancy)에 의해 비정상적으로 높아진 전기전도도를 정상 수준으로 낮추는 역할을 할 수 있다. 따라서 상면이 플라즈마 처리된 n형 산화물층(20)은 p형 산화물층(30)과 우수한 다이오드 접합을 이룰 수 있다. 만약, n형 산화물층(20)의 상면이 플라즈마 처리되지 않은 경우, n형 산화물층(20)은 p형 산화물층(30)과 우수한 다이오드 접합을 이루지 못하고, 역방향 전압에서 쉽게 터널링되는 터널 접합을 이룰 수 있다. 이는 n형 산화물층(20)의 상면이 플라즈마 처리되지 않은 경우, n형 산화물층(20)과 p형 산화물층(30)의 접합부에 형성되는 공핍영역(depletion region)이 매우 짧다는 것을 의미한다. 이때, n형 산 화물층(20)과 p형 산화물층(30)은 다이오드로서 제 기능을 하기 어렵다. 그러나 본 발명의 실시예에서와 같이 n형 산화물층(20)의 상면이 플라즈마 처리되면, n형 산화물층(20)은 p형 산화물층(30)과 우수한 다이오드 접합을 이룰 수 있다.
본 실시예에서 n형 산화물층(20)의 상면은 질소를 포함하는 플라즈마, 예컨대, N2O 플라즈마 또는 N2 플라즈마 등으로 처리된 면일 수 있다. n형 산화물층(20)의 상면을 질소를 포함하는 플라즈마로 처리하면, n형 산화물층(20)의 상면에 질소가 도핑될 수 있다. InZn 산화물, InSn 산화물, Zn 산화물, Sn 산화물 또는 Ti 산화물 등을 포함하는 n형 산화물층(20)에 질소를 도핑하는 것은 p형 도핑의 효과가 있다. 따라서 과도한 O 공공(vacancy)에 의해 높아진 n형 산화물층(20) 상면부의 전기전도도는 상기 플라즈마 처리에 의해 정상 수준으로 낮아질 수 있다. 또한 N2O 플라즈마를 사용하는 경우, n형 산화물층(20)의 상면이 산화될 수 있는데, 산화 작용 역시 O 공공(vacancy)의 양을 낮추는 역할을 할 수 있다.
한편, 하부전극(10) 및 상부전극(40)은 반도체소자 분야에서 사용되는 일반적인 전극 물질, 예컨대, Pt, Cu, Al, Mo, W, Au, Pd, Ir, Ag, Ni 및 이들의 혼합물 중 하나를 포함할 수 있고, 단층 또는 다층 구조로 형성할 수 있다. 하부전극(10) 및 상부전극(40)의 물질과 구조는 같거나 다를 수 있다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 다이오드의 제조방법을 보여준다.
도 2a를 참조하면, 하부전극(10)을 형성하고, 하부전극(10) 상에 n형 산화물 층(20)을 형성할 수 있다. 하부전극(10)은 PVD(physical vapor deposition), 예컨대, 스퍼터링(sputtering) 법으로 형성할 수 있지만, CVD(chemical vapor deposition)와 같은 다른 증착법으로도 형성할 수 있다. 하부전극(10)은 반도체소자 분야에서 사용되는 일반적인 전극 물질, 예컨대, Pt, Cu, Al, Mo, W, Au, Pd, Ir, Ag, Ni 중 적어도 하나로 형성할 수 있고, 단층 또는 다층 구조로 형성할 수 있다.
n형 산화물층(20)은, 예컨대, InZn 산화물, InSn 산화물, Zn 산화물, Sn 산화물, Ti 산화물 및 이들의 혼합물 중 하나로 형성할 수 있다. 구체적인 예로, InZn 산화물을 타겟으로 사용하는 스퍼터링 법으로 InZnOx(여기서, x는 0＜x≤2.5) 조성을 갖는 n형 산화물층(20)을 형성할 수 있다. 상기 스퍼터링 법에서 300W 정도의 RF(radio frequency) 파워를 사용할 수 있고, Ar과 O2를 각각 100 sccm 및 10 sccm 정도로 증착 챔버에 흘려주면서, 증착 챔버의 압력을 1 mTorr 정도로 유지시킬 수 있다. 이러한 증착 조건은 일례에 불과하다. RF 파워, 가스 종류/주입량 및 증착 챔버의 압력 등은 다양하게 변화될 수 있다. 이렇게 형성된 n형 산화물층(20)의 상면부에 과도한 O 공공(vacancy)이 존재할 수 있다.
도 2b를 참조하면, n형 산화물층(20)의 상면을 플라즈마로 처리할 수 있다. 상기 플라즈마는 질소를 포함하는 플라즈마, 예컨대, N2O 플라즈마 또는 N2 플라즈마 등일 수 있다. 보다 구체적으로는, n형 산화물층(20)을 소정 온도, 예컨대, 150℃ 정도로 가열한 상태에서, 50W 이하의 소오스 파워를 사용하여 n형 산화물층(20) 의 상면을 N2O 플라즈마로 약 5분간 처리할 수 있다. 낮은 소오스 파워를 사용해서 n형 산화물층(20)의 상면을 플라즈마 처리하면, n형 산화물층(20) 상면이 손상되는 것을 방지할 수 있다. 전술한 n형 산화물층(20)의 가열 온도, 소오스 파워의 세기 및 플라즈마 처리 시간 등은 일례에 불과하다. 상기 소오스 파워의 세기는 약 2000W 이하에서 결정될 수 있고, 상기 플라즈마 처리 시간은 수 내지 수십 분 범위 내에서 정해질 수 있다. n형 산화물층(20)의 가열 온도도 수십 내지 수백 ℃ 범위 내에서 정해질 수 있다.
이러한 플라즈마 처리에 의해, n형 산화물층(20) 상면에 질소가 도핑될 수 있고, 경우에 따라, n형 산화물층(20) 상면부가 산화될 수 있다. 따라서 과도한 O 공공(vacancy)에 의해 높아진 n형 산화물층(20) 상면의 전기전도도가 정상 수준으로 낮아질 수 있다.
도 2c를 참조하면, n형 산화물층(20) 상에 p형 산화물층(30)을 형성할 수 있다. p형 산화물층(30)은, 예컨대, Cu 산화물, Ni 산화물, CuAl 산화물, ZnRh 산화물, SrCu 산화물 및 이들의 혼합물 중 하나로 형성할 수 있다. 구체적인 예로, Cu를 타겟으로 사용하는 스퍼터링 법으로 CuOx(여기서, x는 x≥1) 조성을 갖는 p형 산화물층(30)을 형성할 수 있다. 상기 스퍼터링 법에서 250W 정도의 RF 파워를 사용할 수 있고, Ar과 O2를 각각 50 sccm 및 5 sccm 정도로 증착 챔버에 흘려주면서, 증착 챔버의 압력을 5 mTorr 정도로 유지시킬 수 있다. 이러한 증착 조건은 일례에 불과하다. RF 파워, 가스 종류/주입량 및 증착 챔버의 압력 등은 다양하게 변화될 수 있다. 다음, p형 산화물층(30) 상에 상부전극(40)을 형성할 수 있다. 상부전극(40)은 반도체소자 분야에서 사용되는 일반적인 전극 물질, 예컨대, Pt, Cu, Al, Mo, W, Au, Pd, Ir, Ag, Ni 중 적어도 하나로 형성할 수 있고, 단층 또는 다층 구조로 형성할 수 있다. 상부전극(40)의 물질 및 구조는 하부전극(10)과 같거나 다를 수 있다.
도 3은 본 발명의 실시예에 따라 제조한 다이오드의 전압-전류 특성을 보여주는 그래프이다. 도 3의 결과는 도 1의 구조를 갖되 하부전극(10), n형 산화물층(20), p형 산화물층(30) 및 상부전극(40)으로 각각 Pt층, InZnOx층, CuOx층 및 Pt층을 사용한 다이오드에 대한 것이다. 여기서, 상기 InZnOx층의 상면, 즉, CuOx층과 접합되는 면은 N2O 플라즈마로 처리되었다. 이하에서는, 도 3의 결과를 얻는데 사용한 다이오드를 '제1샘플 다이오드'라 한다.
도 3을 참조하면, 순방향 전류밀도가 104 A/㎠ 이상이고, 순방향/역방향 전류비가 106 이상인 우수한 정류 특성을 얻을 수 있음을 확인할 수 있다.
도 4는 제1비교예에 따른 다이오드의 전압-전류 특성을 보여준다. 도 4의 결과는 상기 제1샘플 다이오드와 적층 구조는 동일하지만, n형 산화물층(InZnOx층)의 상면을 플라즈마로 처리하지 않은 제1비교샘플에 대한 것이다.
도 4를 참조하면, 순방향 전류밀도가 매우 낮고, 역방향 전류밀도가 순방향 전류밀도보다 다소 높은 것을 알 수 있다. 즉, 순방향으로는 거의 전류가 흐르지 않고, 오히려 원치 않은 방향(역방향)으로 전류가 더 많이 흐르는 것이다. 이러한 결과는 n형 산화물층(InZnOx층)의 상면을 플라즈마 처리하지 않을 경우, n형 산화물층(InZnOx층)과 p형 산화물층(CuOx층) 간 접합 특성이 나빠, 원하는 정류 특성이 나타나지 않음을 보여준다.
도 5는 본 발명의 다른 실시예에 따라 제조한 다이오드의 전압-전류 특성을 보여주는 그래프이다. 도 5의 결과를 얻는데 사용한 다이오드는 하부전극(10)으로 Cu층을 사용한다는 것을 제외하고 상기 제1샘플 다이오드와 동일한 구조를 갖는다. 즉, 도 5의 결과를 얻는데 사용한 다이오드(이하, 제2샘플 다이오드)는 Cu/InZnOx/CuOx/Pt 구조를 갖는다. 상기 제2샘플 다이오드의 n형 산화물층(InZnOx층)의 상면은 상기 제1샘플 다이오드의 n형 산화물층(InZnOx층)과 마찬가지로 N2O 플라즈마로 처리되었다.
도 5를 참조하면, 도 3의 결과와 유사하게 우수한 정류 특성이 나타남을 알 수 있다.
도 6은 제2비교예에 따른 다이오드의 전압-전류 특성을 보여준다. 도 6의 결과는 상기 제2샘플 다이오드와 적층 구조는 동일하지만, n형 산화물층(InZnOx층)의 상면을 플라즈마로 처리하지 않은 제2비교샘플에 대한 것이다.
도 6을 참조하면, 순방향 전류밀도가 102 A/㎠ 정도로 낮고, 순방향/역방향 전류비도 102 정도로 낮은 것을 알 수 있다.
도 3 및 도 4, 그리고, 도 5 및 도 6을 비교하면, n형 산화물층(20)의 상면을 플라즈마 처리함에 따라 다이오드의 정류 특성이 크게 개선됨을 알 수 있다.
p형 산화물층 상면에 n형 산화물층을 형성하는 경우, 예컨대, CuOx층 상면에 InZnOx층을 형성하는 경우, 플라즈마 처리 없이도 CuOx층과 InZnOx층은 일반적인 다이오드 접합을 이루어, 정류 특성을 나타낼 수 있다. 그러나, 도 4 및 도 6에서 확인한 바와 같이, n형 산화물층 상에 p형 산화물층을 형성하는 경우, n형 산화물층과 p형 산화물층은 정상적인 다이오드 접합을 이루기 어려울 수 있다. 이러한 문제는 본 발명의 실시예에 따른 방법, 즉, n형 산화물층의 상면을 플라즈마로 처리하는 방법으로 해결할 수 있다.
부가적으로, 도 4과 도 6의 차이는 하부전극 물질의 차이에서 기인한 것일 수 있다. 도 4의 결과를 얻는데 사용한 제1비교샘플에서는 하부전극으로 Pt층을, 도 6의 결과를 얻는데 사용한 제2비교샘플에서는 하부전극으로 Cu층을 사용하였다. Pt층은 Cu층보다 일함수가 크기 때문에, n형 산화물층(InZnOx층)과 쇼트키(Schottky) 접합을 이룰 수 있다. 이러한 쇼트키 접합은 시간이 지남에 사라질 수 있다.
도 7은 본 발명의 실시예에 따라 제조한 InZnOx층/CuOx층 구조에 대한 SIMS(secondary ion mass spectrometry) 분석 결과를 보여준다. 즉, 도 7은 InZnOx층/CuOx층 구조를 스퍼터링하면서, 깊이에 따른 조성 변화를 분석한 결과이다. 이 때, 상기 InZnOx층은 그 상면이 N2O 플라즈마로 5분 정도 처리된 층이다. 도 7에서 a 지점은 CuOx층의 상면에 대응하고, b 지점은 CuOx층과 InZnOx층의 계면에 대응하며, c 지점은 InZnOx층의 하면에 대응한다.
도 7을 참조하면, CuOx층과 인접한 InZnOx층 내에, 즉, b 지점 부근에 질소(N) 성분이 상당량 존재하는 것을 알 수 있다.
도 8은 비교예에 따라 제조한 InZnOx층/CuOx층 구조에 대한 SIMS 분석 결과를 보여준다. 이때, 상기 InZnOx층은 플라즈마로 처리하지 않은 층이다. 도 8에서 a 내지 c 지점은 도 7을 참조하여 설명한 바와 같다.
도 8을 참조하면, InZnOx층에 질소(N) 성분이 거의 존재하지 않는 것을 알 수 있다.
도 7 및 도 8의 결과로부터, 본 발명의 실시예에 따른 N2O 플라즈마 처리에 의해 InZnOx층의 상면에 질소(N)가 도핑됨을 알 수 있다.
도 9는 본 발명의 다른 실시예에 따라 제조한 다이오드의 전압-전류 특성을 보여주는 그래프이다. 도 9의 결과를 얻는데 사용한 다이오드(이하, 제3샘플 다이오드)는 Cu/InZnOx/CuOx/Cu 구조를 갖되, 여기서 InZnOx층(n형 산화물층)은 N2 플라즈마로 처리하였다.
도 9를 참조하면, 도 3의 결과와 유사하게 우수한 정류 특성이 나타남을 알 수 있다.
도 10은 제3비교예에 따른 다이오드의 전압-전류 특성을 보여준다. 도 10의 결과는 InZnOx층(n형 산화물층)을 플라즈마로 처리하지 않은 것을 제외하고는 상기 제3샘플 다이오드와 동일한 적층 구조를 갖는 제3비교샘플에 대한 것이다.
도 10을 참조하면, 순방향 전류밀도가 101 A/㎠ 정도로 낮고, 순방향/역방향 전류비는 거의 1에 가까운 것을 알 수 있다.
도 9 및 도 10의 결과로부터, N2 플라즈마 처리에 의해 다이오드의 정류 특성이 크게 개선됨을 알 수 있다.
전술한 본 발명의 실시예에 따른 다이오드는 다양한 전자소자에 여러 목적으로 적용될 수 있다. 예컨대, 본 발명의 실시예에 따른 다이오드는 메모리소자의 스위칭소자로 적용될 수 있다. 상기 메모리소자는 데이터저장체 및 이에 연결된 스위칭소자를 포함한다. 상기 데이터저장체는 저항변화층, 강유전층, 강자성층, 상변화층 등과 같이 비트 데이터를 저장할 수 있는 물질층을 포함할 수 있다. 상기 스위칭소자는 상기 데이터저장체로의 신호의 접근(access)을 제어하는 역할을 할 수 있다. 이러한 스위칭소자로 본 발명의 실시예에 따른 다이오드를 적용할 수 있다.
도 11은 본 발명의 실시예에 따른 다이오드를 포함하는 메모리소자를 보여준다. 도 11에 도시된 메모리소자는 1D(diode)-1R(resistor) 셀 구조를 갖는 다층 교차점 저항성 메모리소자일 수 있다.
도 11을 참조하면, 제1방향으로 상호 나란히 형성된 다수의 제1배선(E1) 및 제1배선(E1)과 교차하는 방향으로 형성된 다수의 제2배선(E2)이 구비될 수 있고, 제1배선(E1) 및 제2배선(E2)의 교차점에 제1적층구조물(S1)이 구비될 수 있다. 제1적층구조물(S1)은 제1배선(E1) 상에 차례로 적층된 제1저항변화층(R1), 제1중간전극(M1) 및 제1다이오드(D1)를 포함할 수 있다. 제1저항변화층(R1)과 제1다이오드(D1)의 위치는 서로 바뀔 수 있다.
제2배선(E2)의 상면과 일정 간격 이격하여 제3배선(E3)들이 더 구비될 수 있다. 제3배선(E3)은 배선 형태를 갖고 등간격으로 형성될 수 있고, 제2배선(E2)과 교차할 수 있다. 제2배선(E2)과 제3배선(E3)의 교차점에는 제2적층구조물(S2)이 구비될 수 있다. 제2적층구조물(S2)은 제2다이오드(D2) 상에 제2중간전극(M2) 및 제2저항변화층(R2)이 순차로 적층된 구조를 가질 수 있다. 제1 및 제2다이오드(D1, D2) 중 적어도 하나, 예컨대, 제2다이오드(D2)는 도 1의 다이오드와 동일한 구성을 가질 수 있다.
도 12는 도 11의 제1배선(E1), 제1적층구조물(S1), 제2배선(E2), 제2적층구조물(S2) 및 제3배선(E3)의 회로 구성을 예시적으로 보여준다.
도 12를 참조하면, 제1 및 제2다이오드(D1, D2)의 정류 방향은 서로 반대일 수 있다. 이 경우, 제1 및 제2다이오드(D1, D2) 중 하나는 도 1의 다이오드와 동일한 구성을 가질 수 있다. 예컨대, 제1다이오드(D1)는 p형 제1반도체층 상에 n형 제1반도체층을 구비할 수 있고, 제2다이오드(D2)는 n형 제2반도체층 상에 p형 제2반도체층을 구비할 수 있다. 이 경우, 제2다이오드(D2)가 도 1의 다이오드와 동일한 구성을 가질 수 있다. 즉, 제2다이오드(D2)는 n형 산화물층 상에 p형 산화물층을 구비하는 산화물 다이오드일 수 있고, 이때, 상기 n형 산화물층의 상면(즉, p형 산화물층과 접합되는 면)은 플라즈마로 처리될 수 있다. 상기 n형 산화물층 및 p형 산화물층의 물질 및 플라즈마 처리 조건 등은 도 1 및 도 2a 내지 도 2c를 참조하여 설명한 바와 동일할 수 있다. 따라서 제2다이오드(D2)의 정류 특성은 도 3 및 도 5와 유사하게 우수할 수 있다. 한편, 제1다이오드(D1)는 p형 산화물층 상에 n형 산화물층을 구비하는 산화물 다이오드일 수 있고, 이때, 상기 p형 산화물층의 상면은 플라즈마로 처리되지 않을 수 있다.
도 12의 구조에서는 제2배선(E2)을 기준으로 제1 및 제2적층구조물(S1, S2)이 회로적으로 상하 대칭적이다. 이때, 제1 및 제2다이오드(D1, D2)의 정류 방향은 서로 반대이다. 이러한 구조에서는 제2배선(E2)을 공통 비트라인으로 사용해서 제1 및 제2저항변화층(R1, R2)에 동시에 정보를 기록할 수 있다. 그러나 한 번의 동작으로 제1 및 제2저항변화층(R1, R2) 중 어느 하나에 정보를 기록하는 것도 가능하다. 즉, 도 12의 구조에서 제1 및 제2저항변화층(R1, R2)은 동시에 또는 각각 프로그래밍될 수 있다.
도 12에서는 제1 및 제2다이오드(D1, D2)의 정류 방향이 서로 반대인 경우를 도시하였지만, 본 발명은 이에 한정되지 않는다. 다른 실시예의 경우, 제1 및 제2다이오드(D1, D2)의 정류 방향은 달라질 수 있고, 제1저항변화층(R1)과 제1다이오드(D1)의 위치는 서로 바뀔 수 있으며, 제2저항변화층(R2)과 제2다이오드(D2)의 위치도 서로 바뀔 수 있다. 따라서, 제1 및 제2다이오드(D1, D2) 모두 도 1의 다이오드와 동일한 구성을 가질 수도 있다.
여기서, 도시하지는 않았지만, 도 11의 저항성 메모리소자는 제3배선(E3) 상에 상기 제1적층구조물(S1)과 제2배선(E2)의 적층구조물과 동일한 구조를 갖는 적층구조물을 더 포함할 수 있다.
또는 본 발명의 실시예에 따른 저항성 메모리소자는 제3배선(E3) 상에 상기 제1적층구조물(S1), 제2배선(E2), 제2적층구조물(S2) 및 제3배선(E3)의 적층구조물과 동일한 구조를 갖는 적층구조물을 적어도 한 세트 이상 더 포함할 수 있다.
또는 본 발명의 실시예에 따른 저항성 메모리소자는 제3배선(E3) 상에 상기 제1적층구조물(S1), 제2배선(E2), 제2적층구조물(S2), 제3배선(E3), 제1적층구조물(S1) 및 제2배선(E2)이 차례로 적층된 적층구조물과 동일한 구조를 갖는 적층구조물을 적어도 한 세트 이상 더 포함할 수 있다.
도 11에서 제1 및 제2적층구조물(S1, S2)은 원 기둥 형상으로 도시되어 있지만, 그들은 사각 기둥 또는 아래로 갈수록 폭이 넓어지는 형태 등 다양한 변형 형상을 가질 수 있다. 예를 들어, 제1 및 제2적층구조물(S1, S2)은 제1 및 제2배선(E1, E2)의 교차점과 제2 및 제3배선(E2, E3)의 교차점 외부로 확장된 비대칭적 모양을 가질 수도 있다. 상기 비대칭적 모양을 갖는 제1적층구조물(S1')의 예가 도 13에 도시되어 있다.
도 13은 본 발명의 다른 실시예에 따른 저항성 메모리소자의 평면도이다.
도 13을 참조하면, 제1적층구조물(S1')은 제1 및 제2배선(E1, E2)의 교차점에 구비된 제1부분(p1)과 제1부분(p1)과 접촉되고 상기 교차점 외부로 확장된 제2부분(p2)을 포함할 수 있다. 즉, 제1적층구조물(S1')은 제1 및 제2배선(E1, E2)의 교차점 외부로 확장된 비대칭적 모양을 갖는다. 제1적층구조물(S1')은 도 11의 제1적층구조물(S1)과 유사한 적층 구조를 가질 수 있는데, 제1적층구조물(S1')의 제1다이오드의 모양(top view)과 제1저항변화층의 모양(top view)은 서로 상이할 수도 있다. 예컨대, 상기 제1스위칭소자는 제1부분(p1)과 제2부분(p2)에 대응하는 면적을 갖도록 형성되고, 상기 제1저항변화층는 제1부분(p1)에 대응하는 면적을 갖도록 형성될 수 있다. 그러나 제1중간전극의 하면 전체에 상기 제1저항변화층이 구비될 수도 있다. 이 경우, 제1배선(E1)과 상기 제1중간전극의 교차 지점에 존재하는 제1저항변화층 영역만 유효한 저항변화영역일 수 있고, 교차 지점에서 벗어난 나머지 영역은 유효하게 작용하지 않는 영역일 수 있다. 상기 제1다이오드와 제2배선(E2) 사이에 상기 제1다이오드의 상면 전체를 덮는 콘택전극층이 더 구비될 수 있다. 도 13에서와 같이, 상기 제1다이오드를 크게 형성하면, 그의 순방향 전류가 커지고 스위칭 특성이 향상될 수 있다. 도 11의 제2적층구조물(S2) 또한 도 13의 제1적층구조물(S1')과 유사한 평면 구조를 갖도록 변형될 수 있다.
부가해서, 도 11 내지 도 13의 저항변화층(R1, R2)은 가변 저항특성을 갖는 물질, 예컨대, 전이금속 산화물(TMO : transition metal oxide)로 형성할 수 있다. 보다 구체적으로는, 저항변화층(R1, R2)은 Ni 산화물, Cu 산화물, Ti 산화물, Co 산화물, Hf 산화물, Zr 산화물, Zn 산화물, W 산화물, Nb 산화물, TiNi 산화물, LiNi 산화물, Al 산화물, InZn 산화물, V 산화물, SrZr 산화물, SrTi 산화물, Cr 산화물, Fe 산화물, Ta 산화물 및 이들의 혼합물 중 적어도 어느 하나로 형성할 수 있다. 이러한 가변 저항특성을 갖는 물질들은 고저항 상태에서 저저항 상태로 또는 저저항 상태에서 고저항 상태로 가역적으로(reversibly) 변환될 수 있다. 따라서 본 발명의 실시예에 따른 메모리소자는 재기록형(rewritable) 메모리일 수 있다. 그러나 본 발명은 이에 한정되지 않는다. 만약, 저항변화층(R1, R2)이 고저항 상태에서 저저항 상태로 비가역적으로(irreversibly) 변환되는 요소를 포함하는 경우, 한번 프로그램된 메모리 셀은 다시 원상태로 되돌릴 수 없기 때문에, 본 발명의 실시예에 따른 메모리소자는 OTP(one-time programmable) 메모리일 수 있다. 상기 비가역적 변환 요소의 일례로 안티퓨즈(antifuse)가 있고, 이러한 안티퓨즈는 유전 물질, 예컨대, 실리콘 산화물 또는 실리콘 질화물 등으로 형성할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 실시예에 따른 다이오드는 메모리소자뿐 아니라 그 밖의 다른 다양한 전자소자에 적용될 수 있음을 알 수 있을 것이다. 또한, 본 발명의 실시예에 따라 플라즈마 처리된 n형 산화물층을 이용해서 다이오드가 아닌 다른 소자를 제조하는데 사용할 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1은 본 발명의 실시예에 따른 다이오드를 보여주는 단면도이다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 다이오드의 제조방법을 보여주는 단면도이다.
도 3은 본 발명의 실시예에 따른 다이오드의 전압-전류 특성을 보여주는 그래프이다.
도 4는 비교예에 따른 다이오드의 전압-전류 특성을 보여주는 그래프이다.
도 5는 본 발명의 다른 실시예에 따른 다이오드의 전압-전류 특성을 보여주는 그래프이다.
도 6은 다른 비교예에 따른 다이오드의 전압-전류 특성을 보여주는 그래프이다.
도 7은 본 발명의 실시예에 따른 다이오드의 SIMS(secondary ion mass spectrometry) 분석 결과를 보여주는 그래프이다.
도 8은 비교예에 따른 다이오드의 SIMS 분석 결과를 보여주는 그래프이다.
도 9는 본 발명의 다른 실시예에 따른 다이오드의 전압-전류 특성을 보여주는 그래프이다.
도 10은 다른 비교예에 따른 다이오드의 전압-전류 특성을 보여주는 그래프이다.
도 11은 본 발명의 실시예에 따른 메모리소자를 보여주는 사시도이다.
도 12는 본 발명의 실시예에 따른 메모리소자의 회로도이다.
도 13은 본 발명의 다른 실시예에 따른 메모리소자를 보여주는 평면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 하부전극 20 : n형 산화물층
30 : p형 산화물층 40 : 상부전극
D1, D2 : 스위칭소자 E1∼E3 : 배선
M1, M2 : 중간전극 R1, R2 : 저항변화층
S1, S2 : 적층구조물
Claims (23)
- 상면이 플라즈마 처리된 n형 산화물층; 및상기 n형 산화물층의 상면에 구비된 p형 산화물층;을 포함하는 다이오드.
- 제 1 항에 있어서,상기 n형 산화물층은 InZn 산화물, InSn 산화물, Zn 산화물, Sn 산화물, Ti 산화물 및 이들의 혼합물 중 하나를 포함하는 다이오드.
- 제 1 항 또는 제 2 항에 있어서,상기 p형 산화물층은 Cu 산화물, Ni 산화물, CuAl 산화물, ZnRh 산화물, SrCu 산화물 및 이들의 혼합물 중 하나를 포함하는 다이오드.
- 제 1 항 또는 제 2 항에 있어서,상기 n형 산화물층의 상면은 질소를 포함하는 플라즈마로 처리된 다이오드.
- 제 4 항에 있어서,상기 플라즈마는 N2O 플라즈마 또는 N2 플라즈마인 다이오드.
- n형 산화물층을 형성하는 단계;상기 n형 산화물층의 상면을 플라즈마로 처리하는 단계; 및상기 n형 산화물층의 상면에 p형 산화물층을 형성하는 단계;를 포함하는 다이오드의 제조방법.
- 제 6 항에 있어서,상기 n형 산화물층은 InZn 산화물, InSn 산화물, Zn 산화물, Sn 산화물, Ti 산화물 및 이들의 혼합물 중 하나로 형성하는 다이오드의 제조방법.
- 제 6 항 또는 제 7 항에 있어서,상기 p형 산화물층은 Cu 산화물, Ni 산화물, CuAl 산화물, ZnRh 산화물, SrCu 산화물 및 이들의 혼합물 중 하나로 형성하는 다이오드의 제조방법.
- 제 6 항 또는 제 7 항에 있어서,상기 플라즈마는 질소를 포함하는 플라즈마인 다이오드의 제조방법.
- 제 9 항에 있어서,상기 플라즈마는 N2O 플라즈마 또는 N2 플라즈마인 다이오드의 제조방법.
- 청구항 1에 기재된 다이오드를 포함하는 전자소자.
- 제 11 항에 있어서,상기 전자소자는 상기 다이오드에 연결된 데이터저장체를 포함하는 메모리소자인 전자소자.
- 적어도 하나의 제1전극;상기 적어도 하나의 제1전극 위로 이격된 적어도 하나의 제2전극; 및상기 제1 및 제2전극 사이에 구비된 것으로, 저항변화층과 스위칭소자를 포함하는 적층구조물;을 구비하고,상기 스위칭소자는 상면이 플라즈마 처리된 n형 산화물층과 상기 n형 산화물층의 상면에 구비된 p형 산화물층을 포함하는 다이오드인 저항성 메모리소자.
- 제 13 항에 있어서,상기 n형 산화물층은 InZn 산화물, InSn 산화물, Zn 산화물, Sn 산화물, Ti 산화물 및 이들의 혼합물 중 하나를 포함하는 저항성 메모리소자.
- 제 13 항 또는 제 14 항에 있어서,상기 p형 산화물층은 Cu 산화물, Ni 산화물, CuAl 산화물, ZnRh 산화물, SrCu 산화물 및 이들의 혼합물 중 하나를 포함하는 저항성 메모리소자.
- 제 13 항 또는 제 14 항에 있어서,상기 n형 산화물층의 상면은 질소를 포함하는 플라즈마로 처리된 저항성 메모리소자.
- 제 13 항에 있어서,다수의 상기 제1전극이 배선 형태를 갖고 서로 평행하게 배열되고,상기 제1전극들과 교차하도록, 다수의 상기 제2전극이 배선 형태를 갖고 서로 평행하게 배열되며,상기 제1 및 제2전극의 교차점에 상기 적층구조물이 구비된 저항성 메모리소자.
- 제 13 항 또는 제 17 항에 있어서,상기 적어도 하나의 제1전극 아래로 이격된 적어도 하나의 제3전극;상기 제1 및 제3전극 사이에 구비된 것으로, 별도의 저항변화층 및 별도의 스위칭소자를 포함하는 별도의 적층구조물;을 더 포함하는 저항성 메모리소자.
- 제 18 항에 있어서,상기 별도의 스위칭소자는 다이오드인 저항성 메모리소자.
- 제 19 항에 있어서,상기 스위칭소자와 상기 별도의 스위칭소자는 정류 방향이 반대이거나 동일한 저항성 메모리소자.
- 제 18 항에 있어서,상기 제1전극 상에 상기 스위칭소자, 상기 저항변화층 및 상기 제2전극이 차례로 구비되고,상기 제1전극 아래에 상기 별도의 스위칭소자, 상기 별도의 저항변화층 및 상기 제3전극이 차례로 구비된 저항성 메모리소자.
- 제 18 항에 있어서,다수의 상기 제1전극이 배선 형태를 갖고 서로 평행하게 배열되고,상기 제1전극들과 교차하도록, 다수의 상기 제3전극이 배선 형태를 갖고 서로 평행하게 배열되며,상기 제1 및 제3전극의 교차점에 상기 별도의 적층구조물이 구비된 저항성 메모리소자.
- 제 22 항에 있어서,상기 저항성 메모리소자는 1D(diode)-1R(resistor) 셀 구조를 갖는 다층 교차점 메모리소자인 저항성 메모리소자.
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